关键问题
说明
如果您在 Qsys 中生成了 RapidIO IP 内核实例并指定 输出语言 VHDL，您的 RapidIO IP 内核无法成功模拟 搭载 Aldec Riviera-PRO 模拟器。
解决方法
此问题没有变通办法。可以模拟 IP 核 使用 Mentor Graphics ModelSim 模拟器，Cadence NCSIM 模拟器， 或者，采用 Synopsys VCS-MX 模拟器。
此问题将在 RapidIO 的将来版本中修复 IP 核。