文章 ID: 000076621 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么适用于以太网 - 10Gbps 和 25Gbps 的 英特尔® Stratix® 10 E-Tile 硬 IP 的设计示例有不正确的参考时钟引脚分配?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 以太网
  • 25G 以太网英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    英特尔® Quartus® Prime 专业版软件版本 19.2 或更早版本中,在为以太网创建 英特尔® Stratix® 10 E-Tile 硬 IP ( 10Gbps 和 25Gbps 基本版本) 时,默认参考时钟频率在知识产权 GUI 中规定为 322 MHz。但是,当生成设计示例时,参考时钟频率 (i_clk_ref) 被映射到英特尔® Stratix® 10 TX 信号完整性开发套件的PIN_AN13,频率为 156 MHz。因此,设计示例无法正常工作。

    解决方法

    为解决英特尔® Quartus® Prime 专业版软件版本 19.2 或更早的这一问题,请将参考时钟 (i_clk_ref) 的 QSF 分配更改为PIN_AN15位于具有默认频率 322 MHz 的英特尔® Stratix® 10 TX 信号完整性开发套件上,或将参考时钟频率更改为 IP GUI 中的 156 MHz。

    这一问题已在英特尔® Quartus® Prime Pro Edition 软件版本 19.3 中解决。

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    英特尔® Stratix® 10 TX FPGA

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