对于针对 英特尔® Arria® 10 个设备设计的单工发射器模式 JESD204B 设计示例,您可以观察英特尔® Quartus® Prime 专业版 Sofware 17.0 或更高版本中 mgmt_clk 和 frame_clk 之间的时序违规。这两个时钟域实际上两个时钟域彼此并行,因此,在两个域之间断开路径是很安全的。
要解决此问题,编辑 altera_jesd204_ed_.sdc 文件,并将 frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) 添加到 set_clock_groups 限制中,如下所示:
set_clock_groups -asynchronous-group {device_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \
...}\
-group {mgmt_clk ...} \
-group {altera_reserved_tck}
此问题从英特尔® Quartus® Prime Pro Edition 软件版本 17.1 开始修复。