文章 ID: 000076587 内容类型: 故障排除 上次审核日期: 2017 年 10 月 30 日

为什么我会在简单的发射器模式 JESD204B 设计示例中看到mgmt_clk与frame_clk之间的时钟跨时序故障?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • JESD204B 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    对于针对 英特尔® Arria® 10 个设备设计的单工发射器模式 JESD204B 设计示例,您可以观察英特尔® Quartus® Prime 专业版 Sofware 17.0 或更高版本中 mgmt_clk frame_clk 之间的时序违规。这两个时钟域实际上两个时钟域彼此并行,因此,在两个域之间断开路径是很安全的。

    解决方法

    要解决此问题,编辑 altera_jesd204_ed_.sdc 文件,并将 frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) 添加到 set_clock_groups 限制中,如下所示:

    set_clock_groups -asynchronous-group {device_clk \

    u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \

    u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \

    ...}\

    -group {mgmt_clk ...} \

    -group {altera_reserved_tck}

    此问题从英特尔® Quartus® Prime Pro Edition 软件版本 17.1 开始修复。

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    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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