关键问题
Quartus® II 软件版本 14.1 和 15.0 版本可能会误允许使用 MAX 10 个设备设计,用于使用 DPCLK 引脚与时钟之间不存在的连接 网络;具体来说,该软件可以实现从 DPCLK0 到 GCLK[4] 的连接 从 DPCLK2 到 GCLK[9]。如果您使用其中任意一个不存在的路径 设计中,软件不表示任何问题,但生成非功能 在FPGA上进行设计。请参阅MAX 10 Clocking 和 PLL 用户 允许的 DPCLK 到 GCLK 连接的指南:https://documentation.altera.com/#/00003866-AA。
没有解决方法。此问题将在即将推出的软件中解决 释放。