文章 ID: 000076558 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

Quartus® II 软件不再允许MAX 10 设备设计使用 DPCLK 引脚与时钟网络之间的不存在的连接

环境

  • 英特尔® Quartus® II 订阅版
  • 时钟
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    Quartus® II 软件版本 14.1 和 15.0 版本可能会误允许使用 MAX 10 个设备设计,用于使用 DPCLK 引脚与时钟之间不存在的连接 网络;具体来说,该软件可以实现从 DPCLK0 到 GCLK[4] 的连接 从 DPCLK2 到 GCLK[9]。如果您使用其中任意一个不存在的路径 设计中,软件不表示任何问题,但生成非功能 在FPGA上进行设计。请参阅MAX 10 Clocking 和 PLL 用户 允许的 DPCLK 到 GCLK 连接的指南:https://documentation.altera.com/#/00003866-AA。

    解决方法

    没有解决方法。此问题将在即将推出的软件中解决 释放。

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    本文适用于 1 产品

    英特尔® MAX® 10 FPGA

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