关键问题
说明
RapidIO I 和 II 用户指南建议使用生成 IP 模拟模型时生成的工作示例功能模拟测试台。但是，那些希望自己创建测试台的专家可以在 Qsys 中使用"Generate Testbench System"选项。
在 Qsys 生成过程中，会看到以下错误：
"错误：_tb._inst.tx_bonding_clocks_ch0：_inst.tx_bonding_clocks_ch0 必须连接到hssi_bonded_clock输出"
解决方法
预计会出现此错误。原生 PHY 要求 tx_bonding_clock 输入端口连接到收发器 PLL 输出时钟。Generate Testbench 只需在 IP 信条上创建一个虚拟包装器，因而该错误会通知用户，最终设计中的端口需要稍后连接。
要解决此问题：
1. 关闭 Generation 对话框。
2. 在 Quartus®中，转到"文件">"打开"> _tb > _tb.qsys
您将在未连接的tx_bonding_clocks上收到错误消息。
3. 导出tx_bonding_clocks端口以解决该错误。
4. 转到"生成">"生成 HDL......">仿真>选择旨在创建"创建模拟模型">生成
5. 完成。您将获得与 Generate testbench 系统相同的模拟模型。
Quartus Prime 软件的未来版本中不会解决此问题。