如何将 Interlaken 英特尔® FPGA IP针对 英特尔® Stratix® 10 生成的示例设计的数据速率和收发器参考时钟频率更改为与 IP 参数编辑 GUI 中选择的值略有不同？

以 英特尔® Stratix® 10 H-Tile 或 E-Tile 为目标的 Interlaken（第二代）英特尔® FPGA IP仅支持 IP 参数编辑器 GUI 中一定数量的数据速率和参考时钟选项。

为解决此问题，您应在 Interlaken（第二代）英特尔® FPGA IP实例生成英特尔® Stratix® 10 H-Tile 或 E-Tile 后，执行以下步骤，将数据速率和收发器参考时钟频率更改为略有不同值。

针对英特尔 Stratix 10 E-Tile 时更改数据速率/参考时钟频率的步骤：

• 在 /altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc中更改以下行 

[第 31 行] create_clock 名 pll_ref_clk -期间"MHz"[get_ports pll_ref_clk]

• 在 /altera_xcvr_native_s10_etile_2101/synth/_ip_parameters_.tcl中更改以下设置

[第 12 行] 将native_phy_ip_params pma_tx_data_rate_profile0"在 Mbps 中实现

[第 13 行] 口述设置native_phy_ip_params pma_rx_data_rate_profile0""的意外数据速率

[第 28 行] dict 设置native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0""

[第 30 行] dict 设置native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0""

针对 10 H-Tile 英特尔 Stratix时更改数据速率/参考时钟频率的步骤：

• 在/altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdc中更改以下行

[第 31 行] create_clock 名 pll_ref_clk-期间"MHz"[get_ports pll_ref_clk]

• 请在/altera_xcvr_native_s10_htile_1921/synth/_ip_parameters_.tcl中更改以下设置

[第 13 行] 将口述设置native_phy_ip_params set_data_rate_profile0"< Mbps>中意外数据速率"