说明
当英特尔® Stratix® 10 部分重配置控制器英特尔® FPGA IP检测到已损坏的部分比特流时，会设置 状态 [2.0] = 3'b100 = PR_ERROR被触发。已取消维护 avst_sink_ready 信号，在 IP 使用 重置 端口重置之前，部分重配置控制器 英特尔® FPGA IP 不会接受任何进一步的部分重新配置比特流。
在重置部分重配置控制器英特尔® FPGA IP之前，必须确保将剩余的部分比特流从Avalon®流流管道中刷新，然后仅确保重置为部分重配置控制器英特尔® FPGA IP。
解决方法
要解决此问题，在指出PR_ERROR时，实施 RTL 以监视状态 [2.0]端口，并为英特尔® Stratix® 10 部分重配置控制器英特尔® FPGA IP主生成虚拟avst_sink_ready信号，并确保avst_sink_valid已完成切换。这将确保剩余的部分重新配置比特流已从Avalon®流管道刷新，然后将重置应用到英特尔® Stratix® 10 部分重配置控制器英特尔® FPGA IP。
完成后，可以开始将新的良好部分重新配置比特流发送到部分重配置控制器英特尔® FPGA IP。