为什么多个 IP 设计示例在 Intel Agilex® 7 FPGA 系列收发器 SoC 开发套件上会失败？

以下 英特尔® FPGA IP 内核生成了 VID 设置不正确的 Intel Agilex® 7 FPGA 系列收发器 SoC 开发套件的示例设计。

1） Serial Lite IV 英特尔® FPGA IP

2） Interlaken（第 2 代）英特尔® FPGA IP

3） 三速以太网英特尔® FPGA IP

4） E-Tile 动态重构英特尔® FPGA IP

5） 面向以太网和 CPRI PHY 英特尔® FPGA IP的 E-Tile 硬 IP

6） JESD204B 英特尔® FPGA IP

7） JESD204C 英特尔® FPGA IP

8） 以太网子系统 英特尔® FPGA IP

正确的 VID 设置可在《 Intel Agilex® F 系列收发器 SoC 开发套件用户指南》的 英特尔® Quartus® Prime QSF 文件中的第 6.1 节“添加 SmartVID 设置”中找到。

使用正确的 VID 设置更新设计示例，如下所示：

set_global_assignment名称PWRMGT_BUS_SPEED_MODE“100 KHZ”
set_global_assignment - 名称 PWRMGT_SLAVE_DEVICE0_ADDRESS 42
set_global_assignment名称 PWRMGT_SLAVE_DEVICE1_ADDRESS 00
set_global_assignment名称 PWRMGT_SLAVE_DEVICE2_ADDRESS 00
set_global_assignment名称 PWRMGT_SLAVE_DEVICE3_ADDRESS 00
set_global_assignment名称 PWRMGT_SLAVE_DEVICE4_ADDRESS 00
set_global_assignment名称 PWRMGT_SLAVE_DEVICE5_ADDRESS 00
set_global_assignment名称 PWRMGT_SLAVE_DEVICE6_ADDRESS 00
set_global_assignment名称 PWRMGT_SLAVE_DEVICE7_ADDRESS 00

set_global_assignment名称USE_PWRMGT_SCL SDM_IO0
set_global_assignment名称USE_PWRMGT_SDA SDM_IO12
set_global_assignment名称USE_CONF_DONE SDM_IO16
set_global_assignment - 名称VID_OPERATION_MODE“PMBUS MASTER”

set_global_assignment名称PWRMGT_VOLTAGE_OUTPUT_FORMAT“线性格式”
set_global_assignment名称PWRMGT_LINEAR_FORMAT_N“-13”
set_global_assignment -名称 PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNIT 伏特

此问题计划在 英特尔® Quartus® Prime 专业版软件的未来版本中修复。