文章 ID: 000076312 内容类型: 故障排除 上次审核日期: 2021 年 05 月 05 日

为什么时序分析器报告英特尔® Arria® 10 原生定点 DSP IP 中最低时序违规？

环境

    英特尔® Quartus® Prime Pro Edition
    原生定点 DSP 英特尔® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

如果 DSP 模块未完全注册，则可以查看最低时序时间违规。

 

 

解决方法

要解决此问题，使用 IP GUI 启用输入、输出和管道寄存器，以确保使用英特尔® Arria® 10 原生定点 DSP IP 时能满足时序。

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英特尔® Arria® 10 FPGA 和 SoC FPGA

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