文章 ID: 000076268 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

错误:IR FIFO USERDES 模块节点"lvds_rx:inst|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2"未在"WRITECLK"端口上正确连接

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果在外部 PLL 模式下连接 PLL 并ALTLVDS_RX宏功能,并且启用 PLL 时钟切换,您会遇到此合成错误。出现此错误的原因是 Quartus® II 软件在合成过程中不会在 PLL 和 ALTLVDS_RX 宏功能之间插入cyclonev_pll_lvds_output凌动。

    解决方法

    变通方法是在 PLL 和 LVDS_RX 之间插入以下凌动:

    cyclonev_pll_lvds_output #(
    .pll_loaden_enable_disable(" true"),
    .pll_lvdsclk_enable_disable(" true")
    ) stratixv_pll_lvds_output_inst (
    .ccout({loaden_from_pll,fclk_from_pll}),
    .loaden(loaden_to_lvds),
    .lvdsclk(fclk_to_lvds)
    );

    如果目标为 Stratix® V 设备,可以将名称更改为 stratixv_pll_lvds_output。

    计划将在 Quartus II 软件的未来版本中修复。

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    本文适用于 10 产品

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