编译在 Quartus® II 软件版本 13.0 或更高版本中使用 Qsys 创建的Arria® V DDR3 软控制器设计时,您可能会看到上述合成错误。由于Avalon信号未正确连接到主Avalon主和 Avalon主时钟源,该错误在 DDR3 控制器内部的逻辑被优化后会出现。
确保Avalon界面已正确连接到主Avalon和主Avalon时钟源。
编译在 Quartus® II 软件版本 13.0 或更高版本中使用 Qsys 创建的Arria® V DDR3 软控制器设计时,您可能会看到上述合成错误。由于Avalon信号未正确连接到主Avalon主和 Avalon主时钟源,该错误在 DDR3 控制器内部的逻辑被优化后会出现。
确保Avalon界面已正确连接到主Avalon和主Avalon时钟源。
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