文章 ID: 000076262 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 29 日

错误:位于arriav_delay_chain基元的凌动dqs_in_delay_1上的输出端口数据输出未连接到有效的目的地

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    编译在 Quartus® II 软件版本 13.0 或更高版本中使用 Qsys 创建的Arria® V DDR3 软控制器设计时,您可能会看到上述合成错误。由于Avalon信号未正确连接到主Avalon主和 Avalon主时钟源,该错误在 DDR3 控制器内部的逻辑被优化后会出现。

    解决方法

    确保Avalon界面已正确连接到主Avalon和主Avalon时钟源。

    相关产品

    本文适用于 6 产品

    Arria® V FPGA 和 SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

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