说明
在执行 DDR、DDR2 和 DDR3 SDRAM 高性能控制器 II IP 的功能模拟时，VCS 生成此警告。
出现此警告是因为代码将 4 位总线的 1位 LSB 连接到 2位输入，因此 clk_reset scan_din输入中的 2 位是无驱动器的。 水平定序器在mem_clks上不使用扫描链，这对于非级别设计（即 DDR2）无关，因为它也不使用扫描链。因此，可以安全地忽略此消息。
警告-[PCWM-W] 端口连接宽度不匹配 <path_name>/SdramController_PLL_Master_phy_alt_mem_phy.v，1395"clk"。以下 1 位表情连接到模块"SdramController_PLL_Master_phy_alt_mem_phy_clk_reset"（实例"clk"Expression）的 2 位端口"scan_din"，以了解更多详细信息：scan_din[0] 使用 lint=PCWM