如果在 SDI 双链路上打开"Enable TX PLL select for 1/1.000 和 1/1.001 数据速率重新配置"，设计可能会失效编译，并会收到以下错误。
错误 （167085）：凌动"IP 名：inst|sdi_megacore_top：sdi_megacore_top_inst|sdi_txrx_port：sdi_txrx_port_gen[0].u_txrx_port|rc_s4gxb_tx_2pll：gen_tx_alt4gxb_2pll.u_gxb|alt4gxb：alt4gxb_component|alt4gxb_0i67：auto_generated|tx_pll0"类型的"GXB PLL"只能从以下内核信号之一时钟
信息（167001）：I/O 输入缓冲区凌动"tx_serial_refclk~输入"
信息（167001）：I/O 输入缓冲区凌动"tx_serial_refclk1~输入"
只有当tx_serial_refclk和tx_serial_refclk1 IO_STANDARD未正确定义时，此问题才会Stratix® IV 和 Arria® II 设备发生。
set_instance_assignment名称IO_STANDARD"1.5-V PCML"-至 tx_serial_refclk1
set_instance_assignment名称IO_STANDARD"1.5-V PCML"-至 tx_serial_refclk
或
set_instance_assignment名称IO_STANDARD"LVDS"-至 tx_serial_refclk1
set_instance_assignment名称IO_STANDARD"LVDS"-至 tx_serial_refclk