文章 ID: 000075974 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么 TimeQuest 在外部 PLL 模式下使用 ALTLVDS 宏功能时,不分析tx_enable、tx_inclock或rx_enable以及rx_inclock时序路径?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

TimeQuest 在外部 PLL 模式下使用 ALTLVDS 宏功能时,不会分析tx_enable、tx_inclock或rx_enable以及rx_inclock时序路径。这些路径使用专用路由,因此,只要在 ALTLVDS 宏功能使用的 PLL 输出时钟上正确设置相移,Altera将保证这些路径之间的时序。

相关产品

本文适用于 31 产品

Stratix® IV E FPGA
Arria® II GX FPGA
HardCopy™ IV GX ASIC 设备
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
HardCopy™ IV E ASIC 设备
Cyclone® III LS FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Arria® II GZ FPGA
Stratix® V E FPGA
Arria® GX FPGA
HardCopy™ III ASIC 设备
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。