在 Stratix® II 和 Stratix II GX 设备中，每个快速 PLL 在使用 DPA 时可驱动多达 25 个 altlvds 接收器通道。 每个中心的快速 PLL 可在每个相邻的内存条中驱动多达 25 个 altlvds 接收器通道，共提供多达 50 个通道。 要求所有 DPA 接收器通道都必须在每组两排 25 行以内。 并非所有设备都可支持由中心快速 PLL 驱动的 25 DPA 通道，这取决于所使用的特定设备的布局。
您可以在这样的案例中知道您的设备可以支持特定数量的 DPA 通道，然而 Quartus® II 软件在编译过程中可能会发出错误，指出设备中可用的 DPA 接收器数量超出了数量。 例如，EP2SGX130GF1508 器件有 48 条通道，可由两个中心快速 PLL 驱动。 （一旦使用一个中心的快速 PLL 来驱动两个内存条中的接收器，就无法使用另一个中心的快速 PLL 来驱动接收器）。 如果您将 altlvds_rx MegaWistreamd® 中的通道数量设置为 48，如果未分配引脚位置，则可能会收到一个编译错误，因为 Quartus II 软件将您的引脚放置在其中的方式。
Stratix II 上有两种专用输入时钟引脚，Stratix II GX 侧存储体，一种是严格专用的时钟输入，可驱动 PLL。 另一种类型是双用途引脚 - 它可以用作 PLL 的专用时钟输入引脚，也可以用作 SERDES 接收器。 如果 Quartus® II fitter 将 PLL 输入时钟放置在其中一个双用途引脚上，您将丢失其中一个接收器通道，并收到任何适合错误。
为了避免此错误，可以将引脚分配到时钟引脚，将其放置在没有 SERDES 电路的专用输入引脚上。 这将使您能够为您的设计提供最大数量的 DPA 接收器通道。
以下介绍 I/O 组 1 个和 2 个Stratix II 和 Stratix II GX 设备中的专用时钟引脚：
CLK0p，CLK2p：专用输入时钟引脚与 SERDES 接收器。
CLK1p，CLK3p：专用输入时钟引脚，无 SERDES 接收器。
以下介绍 I/O 组 5 个和 6 个Stratix II 设备中的专用时钟引脚：
CLK8p，CLK10p：专用输入时钟引脚与 SERDES 接收器。
CLK9p，CLK11p：专用输入时钟引脚，无 SERDES 接收器。
所有 FPLL[10.7]CLKp 引脚没有 SERDES 接收器，这些都是用于快速 PLL 的专用时钟输入引脚（并非所有设备都可用）。
请注意，仅在具有 SERDES 接收器的双用途专用时钟输入引脚上支持芯片终止差分。 没有 SERDES 接收器的专用输入时钟引脚不支持芯片终端上的差分，需要外部电阻器。