文章 ID: 000075696 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

警告：PLL 交叉检查发现不一致的 PLL 时钟设置：警告：节点： <pll clock="" name="" output=""> 发现缺少 1 个与基时钟相对应的时钟，周期为：lgt：PLL 输入时钟周期器：</pll>

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

如果 SDC 文件中的 PLL 输出时钟未正确受限，您可能会收到此警告消息。

通过以下方式之一限制所有 PLL 输出时钟：

1. 使用"derive_pll_clocks"自动限制 PLL 输出时钟，或

2.使用"create_generated_clock"单独限制 PLL 输出时钟。

请参阅 基于 TimeQuest 的高性能FPGA PLL 分析 （PDF） 有关 TimeQuest 的 PLL 分析的详细信息。

相关产品

本文适用于 1 产品

Stratix® III FPGA

1

更多帮助？

联系支持中心

法律声明

1

在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。