为什么英特尔® FPGA P-Tile Avalon流 IP 用于 PCI Express* 设计示例将重新配置接口导出到顶级引脚、端口？

由于面向 PCI Express* 的 英特尔® FPGA P-Tile Avalon 流 IP 设计示例出现问题，重新配置接口会错误地导出到顶级引脚/端口？

这可能会导致设计不稳定，具体取决于在实际 PCB 上连接到这些引脚的信号。

以下信号会被错误地导出到最高级别。

dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata

要解决此问题，请修改顶级 RTL 以停止这些信号导出，或使用虚拟引脚分配实现相同的方法。

此问题从英特尔® Quartus® Prime Pro Edition 软件版本 21.3 开始修复。