port cfglink2csrpld 是 HIP 实例文件中一个意外端口。在 SV PCIe 用户指南中,对此信号没有任何描述。
您可以将端口 cfglink2csrpld 连接到设计中的"0"。此端口将在 Quartus II 12.0 中移除。
port cfglink2csrpld 是 HIP 实例文件中一个意外端口。在 SV PCIe 用户指南中,对此信号没有任何描述。
您可以将端口 cfglink2csrpld 连接到设计中的"0"。此端口将在 Quartus II 12.0 中移除。
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