文章 ID: 000075552 内容类型: 故障排除 上次审核日期: 2018 年 06 月 20 日

为什么在“适用于以太网英特尔® FPGA IP的 H-tile 硬 IP”中看到小保留时间违规?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 适用于 Arria® 10 和 Stratix® V 的低延迟 100G 以太网英特尔® FPGA IP
  • 以太网
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于英特尔® Quartus® Pro 软件 18.0 版及更早版本出现问题,您可能会在“用于以太网英特尔® FPGA IP的 H-tile 硬 IP”中出现小保留时间违规。”

     

     

    解决方法

    要解决此问题,请尝试另一个 fitter 种子以避免这些时序违规。

    此问题英特尔® Quartus® Prime Pro Edition 软件版本 18.1 中解决。

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    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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