文章 ID: 000075491 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么我的设计(包括 R-Tile Avalon流英特尔® FPGA IP(PCI Express*)无法成功完成重新配置或 CVP 更新操作?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于英特尔® Quartus® Prime Pro Edition 软件版本 21.2 出现问题, 如果参考时钟引脚(REFCLK_GXR[R、L [14A、14C、15A,15C]_CH[0,1]P),则在设备上重新配置或执行 CVP 更新时可能会遇到错误,在完成重新配置过程之前,R-Tile 没有稳定的免费运行时钟信号。

    即使参考时钟引脚(REFCLK_GXR[R、L [14A、14C、15A、15C]_CH[0,1]P上没有稳定的免费运行时钟信号,问题也不会影响您的设备。

    解决方法

    为解决此问题,在开始设备重新配置操作之前,在参考时钟引脚(REFCLK_GXR[R、L [14A、14C、15A、15C]_CH[0,1]P)上提供稳定的免费运行时钟信号。

    此问题计划在英特尔® Quartus® Prime 专业版软件的未来发行版中修复。

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    本文适用于 1 产品

    英特尔® Agilex™ 7 FPGA 和 SoC FPGA I 系列

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