文章 ID: 000075461 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么在源同步补偿模式下,由 PLL 驱动的数据总线出现偏差?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

在 Quartus® II 软件版本 6.1 到 7.1 SP1 中,当您使用源同步补偿时,Quartus II 软件会自动将 IOE 输入到寄存器的延迟,用于将补偿的数据路径位设置为"0"。 但是,数据总线中其他比特的 IOE 输入到寄存器延迟的默认设置是最大设置。因此, 补偿位与总线其余部分相比,时序延迟不同。

要查看您是否受到此问题的影响,请查看 编译报告中的延迟设置。在"资源"部分中,在 Fitter 下,打开"延迟链摘要"。确认总线中每个位的延迟设置为"0"。如果延迟设置为非零,可使用分配编辑器为源同步补偿模式中由 PLL 时钟的所有受影响总线位设置" 从引脚到输入 寄存器的输入延迟"到"0"。

这个问题从 Quartus® II 软件版本 7.2 开始修复。PLL 源同步补偿适用于由 PLL 的补偿输出提供的所有输入,而不必更改输入到寄存器的延迟设置。

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