由于 Quartus® II 软件 12.1 SP1 及更早版本出现问题,运行 SignalTap™ II Logic Analyzer 时可能会看到此错误。由于 JTAG TDO 路径的优化不正确,因此会出现此问题。此问题会影响针对 Stratix® V、Arria® V 和 Cyclone® V 设备的设计。
为了避免此问题,请正确约束 JTAG TDO 路径并重新编译设计。要正确约束 JTAG TDO 路径,请将以下限制添加到您的 Synopsys 设计限制(.sdc)文件。
if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }
从 Quartus II 软件版本 13.0 开始,此问题得到了修复,路径受妥善限制。