关键问题
当您生成并编译 英特尔® Arria® 10 和 英特尔® Cyclone® 10 FPGAs 的设计示例时,可能会遇到由于跨时钟域为以下路径造成的时序违规:
从节点:
*|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1]
至节点:
*|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]
要解决此问题,请将以下限制添加到 SDC 文件中:
set_multicycle_path -end-setup -from *|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1] - 至 *|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2
set_multicycle_path -end-hold -from *|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1] - 到 *|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1
此问题已在 英特尔® Quartus® Prime 软件的版本 18.0 开始修复。