文章 ID: 000075402 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么我会在用于 PCIe 的Stratix 10 硬核 IP 上看到错误,或者链接训练或速度更改故障?

环境

  • 适用于 PCI Express* 的 Avalon-MM 英特尔® Stratix® 10 硬核 IP
  • 适用于 PCI Express* 的 Avalon-ST 英特尔® Stratix® 10 硬核 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于 ES1 和 ES2 L-tiles 和 ES1 H-tiles 上 PCI* Express 内核的 英特尔® Stratix® 10 硬 IP 出现问题,您可能会看到以下信息:

    - 在链接训练或速度变化期间,PCIe* 硬核 IP 可能无法链接到 L0 或达到目标链路速度。当不启动链接时,LTSSM 卡在 检测或探测状态。

    - 在 L0 状态下的正常操作期间,接收器可能会报告错误。

    这两个事件的发生率因系统/设备的特征和操作条件而异。

     

    解决方法

    要解决受影响的磁贴上的此问题,尝试重新配置 FPGA。

    此问题已在 生产版 L 和 H-tiles 上解决。

    相关产品

    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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