文章 ID: 000075401 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

Error (19300):DSP WYSIWYG 基元"dafloater_i|s10fpdsp_block_0|sp_mult"具有时钟设置"adder_input_clock",但未设置为"无"。

环境

  • 英特尔® Quartus® Prime Pro Edition
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® Prime Pro 软件版本 17.1 Stratix 10 ES 版中存在Stratix® 10 原生浮点 DSP IP 的问题,如果您使用的是乘法模式,可以在编译过程中观察上述错误。

    解决方法

    在 _altera_s10fpdsp_block_160_mdhrmmi.sv 中执行以下更改:


    .adder_input_clock("0")//(第 28 行)

    .adder_input_clock("无")

     

    这个问题从 Quartus Prime Pro v17.1 版本软件开始解决。

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    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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