文章 ID: 000075394 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

低延迟以太网 10G MAC 为何为 Stratix 10 设备动态生成的多速率示例设计故障编译?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 低延迟以太网 10G MAC 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于英特尔® Quartus® Prime 17.1 版出现问题,如果在低延迟以太网 10G MAC 示例设计 GUI 中将"模拟电压"设置更改为1_1V,则低延迟以太网 10G MAC 的动态生成的多速率示例设计将无法进行编译。

    以下是受影响的多速率示例设计变体:

    1. 10G USXGMII 以太网示例设计 (英特尔® Stratix® 10)
    2. 10M/100M/1G/2.5G/10 G 以太网示例设计 (Stratix 10)
    3. 1G/2.5G 以太网,带 1588 示例设计 (Stratix 10)
    4. 1G/2.5G/10G 以太网,带 1588 示例设计 (Stratix 10)
    解决方法

    为解决此问题,从生成的多速率示例设计项目中启动以下 IP 参数编辑器,并手动将"VCCR_GXB和VCCT_GXB支持电压"的设置更改为 1_1V。

    1. Stratix 10 L-Tile/H-tile 收发器 fPLL(打开位于 \rtl\pll_fpll 中的 .ip 文件,并更改设置)
    2. Stratix 10 L-Tile/H-tile 收发器 ATX PLL (打开位于 \rtl\pll_atxpll 中的 .ip 文件,并更改设置)
    3. 1G/2.5G/5G/10G 多速率以太网 PHY(打开位于 \rtl\phy 中的 .ip 文件 并更改设置)

    这个问题已在 Quartus Prime 17.1.1 版中解决。

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    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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