关键问题
说明
是的，如果您实例化了适用于 Arria® V 的 1G/2.5G/5G/10G 多速率以太网 PHY IP 内核，或在 VHDL 中生成了一个模块Arria® 10 设备，则有一个时序限制文件 （.sdc） 问题。
IP 内核提供的时序限制无效，将不执行正确的时序分析。
解决方法
要解决此问题，不要使用 VHDL 生成块来实例化 IP 内核。
此问题计划在 英特尔® Quartus® Prime 软件的未来发行版中修复。