文章 ID: 000075311 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

HPS DDR3 中的高级时钟相控调整是否起作用？

环境

    英特尔® Quartus® II 订阅版
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明 您可以在 HPS GUI PHY 设置 选项卡中注意到高级时钟相控设置。更改相值对 PLL 输出时钟的相位不产生影响。
解决方法 Quartus 未来版本将删除高级时钟相控调整® II 软件。

相关产品

本文适用于 5 产品

Cyclone® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA

1

更多帮助？

联系支持中心

法律声明

1

在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。