文章 ID: 000075232 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 28 日

EMIF/PHYLite 编译期间 Chip Planner/LogicLock 内部错误

环境

    英特尔® Quartus® II 订阅版
BUILT IN - ARTICLE INTRO SECOND COMPONENT

关键问题

说明

如果您使用的是 Quartus® II 软件Arria 10 版 v13.1 编译包含外部内存接口 (EMIF) 的设计 或 PHYLite 接口,可能会出现以下错误消息:

内部错误:子系统:CPLL,文件:/quartus/periph/cpll/refclk_gen6_param_util.cpp, 行:113

开始:1,结束:2,驱动程序:4

解决方法

放置参考时钟引脚和一个 EMIF 或 PHYLite I/O 锁定在同一个IO_BANK中。

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本文适用于 1 产品

英特尔® Arria® 10 FPGA 和 SoC FPGA

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