说明
Stratix Stratix IV 手册卷 2 中的"基本（PMA 直接）模式"部分的"左/右 PLL 要求"部分指定，使用左/右 PLL 需要满足FPGA架构和传输器 PMA 接口之间用于部分数据速率以上的基本 （PMA-Direct） 配置的时间。 这些左/右 PLL 应放置在设备的同一侧，以满足定时。
Quartus® II 软件版本 9.0 可能会错误地将这些左/右 PLL 放置在设备的另一侧。
为确保 Quartus® II 软件将左/右 PLL 放置在同一侧，请使用以下两个选项之一：
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按位置分配指定左/右 PLL
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在 分配编辑器 中查找 PLL 输出时钟。
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从"分配"菜单单击"分配编辑"菜单，打开"分配编辑器"
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单击类别窗口中的PLL
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双击 To 列中的空白字段，然后单击右侧的箭头以选择 Node Finder。
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找到并选择您特定 ALTPLL 实例的 PLL 输出时钟。
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单击确定以关闭Node Finder。 PLL 输出时钟信号名称现在填充在To列中。
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通过在Location列中双击并选择特定的 PLL，将特定的 phyisical PLL # 分配到您的 PLL 输出时钟。 您应该在设备的同一侧作为收发器通道选择一个 PLL。 例如，选择右侧 PLL（例如 - PLL_R4），如果相关的收发器通道是 GXBR0、GXBR1、GXBR2 或 GXBR3。
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按"边缘"分配指定左/右 PLL
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在 分配编辑器 中查找左/右 PLL 输出时钟。
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从"分配"菜单单击"分配编辑器"，打开"分配编辑器"
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单击类别窗口中的边缘
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双击 To 列中的空白字段，然后单击右侧的箭头以选择 Node Finder。
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查找并选择您特定 ALTPLL 实例的 PLL 输出时钟
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单击确定以关闭 Node Finder。 PLL 输出时钟信号名称现在应填充到To列中。
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通过在Location列中双击并选择特定的边缘，将特定的边缘分配给您的 PLL 输出时钟。 如果相关的收发器通道位于设备左侧，或者选择EDGE_RIGHT选项，则选择EDGE_LEFT选项。如果相关联的收发器通道位于设备右侧。
如需验证，您可以在 fitter 流程完成后，使用 Quartus II Chip Planner 查找并确认 ALTPLL 实例的物理位置。