文章 ID: 000075231 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

Stratix IV 手册 implemented.as 推荐使用左/右 PLL,为什么我的Stratix IV GX 或Stratix IV GT 设计配置在基本 (PMA-Direct) 模式下无法满足时间要求, stratix_iv_gx_ki stratix_iv_gt_ki

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

Stratix Stratix IV 手册卷 2 中的"基本(PMA 直接)模式"部分的"左/右 PLL 要求"部分指定,使用左/右 PLL 需要满足FPGA架构和传输器 PMA 接口之间用于部分数据速率以上的基本 (PMA-Direct) 配置的时间。  这些左/右 PLL 应放置在设备的同一侧,以满足定时。

Quartus® II 软件版本 9.0 可能会错误地将这些左/右 PLL 放置在设备的另一侧。

为确保 Quartus® II 软件将左/右 PLL 放置在同一侧,请使用以下两个选项之一:

 

  • 按位置分配指定左/右 PLL
  1. 在 分配编辑器 中查找 PLL 输出时钟。
    1. 从"分配"菜单单击"分配编辑"菜单,打开"分配编辑器"
    2. 单击类别窗口中的PLL
    3. 双击 To 列中的空白字段,然后单击右侧的箭头以选择 Node Finder。 
    4. 找到并选择您特定 ALTPLL 实例的 PLL 输出时钟。
    5. 单击确定以关闭Node Finder。 PLL 输出时钟信号名称现在填充在To列中。
  2. 通过在Location列中双击并选择特定的 PLL,将特定的 phyisical PLL # 分配到您的 PLL 输出时钟。  您应该在设备的同一侧作为收发器通道选择一个 PLL。  例如,选择右侧 PLL(例如 - PLL_R4),如果相关的收发器通道是 GXBR0、GXBR1、GXBR2 或 GXBR3。 
  • 按"边缘"分配指定左/右 PLL
  1. 分配编辑器 中查找左/右 PLL 输出时钟。
    1. 从"分配"菜单单击"分配编辑器",打开"分配编辑器"
    2. 单击类别窗口中的边缘
    3. 双击 To 列中的空白字段,然后单击右侧的箭头以选择 Node Finder
    4. 查找并选择您特定 ALTPLL 实例的 PLL 输出时钟
    5. 单击确定以关闭 Node Finder。  PLL 输出时钟信号名称现在应填充到To列中。
  2. 通过在Location列中双击并选择特定的边缘,将特定的边缘分配给您的 PLL 输出时钟。  如果相关的收发器通道位于设备左侧,或者选择EDGE_RIGHT选项,则选择EDGE_LEFT选项。如果相关联的收发器通道位于设备右侧。

如需验证,您可以在 fitter 流程完成后,使用 Quartus II Chip Planner 查找并确认 ALTPLL 实例的物理位置。

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本文适用于 3 产品

Stratix® IV GX FPGA
Stratix® IV GT FPGA
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