英特尔® Stratix® 10 FPGA IOPLL 由 英特尔 Stratix 10 FPGA E-Tile 的输出时钟驱动输入 refclk 时无法获得锁定。
您必须在 英特尔 Stratix 10 FPGA E-Tile 的输出时钟稳定后,对 IOPLL 执行用户重新校准。
将 英特尔 Stratix 10 FPGA IOPLL 进行重置,直到来自 英特尔 Stratix 10 FPGA E-Tile 的输出时钟稳定,或在输出时钟稳定后脉冲重置将无法解决 IOPLL 未锁频状态英特尔 Stratix。