文章 ID: 000074764 内容类型: 产品信息和文件 上次审核日期: 2019 年 11 月 08 日

如果英特尔 Stratix 10 FPGA E-Tile 的输出时钟驱动输入 refclk,我该如何解决英特尔® Stratix® 10 FPGA IOPLL 无法获得锁的问题?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • IOPLL 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    英特尔® Stratix® 10 FPGA IOPLL 由 英特尔 Stratix 10 FPGA E-Tile 的输出时钟驱动输入 refclk 时无法获得锁定。

    解决方法

    您必须在 英特尔 Stratix 10 FPGA E-Tile 的输出时钟稳定后,对 IOPLL 执行用户重新校准。

    将 英特尔 Stratix 10 FPGA IOPLL 进行重置,直到来自 英特尔 Stratix 10 FPGA E-Tile 的输出时钟稳定,或在输出时钟稳定后脉冲重置将无法解决 IOPLL 未锁频状态英特尔 Stratix。

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    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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