说明
扫描clk 从逻辑阵列到 PLL 的布线延迟可能大于从逻辑阵列到 PLL 的扫描数据的布线延迟。因此，您必须保护您的设计免受正保留时间的侵害。通过提供半周期设置时间和半周期保留时间，将时钟扫描数据从 scanclk 的显卡边缘关闭可以防止阳性保留时间。Quartus® II 时序分析器在由 altpll_reconfig 馈送时不会检测到扫描clk 上的反转。
为了防止 Quartus® II 时序分析器报告使用 altpll_reconfig 兆功能保持时间违规，在扫描寄存器馈送扫描仪上设置反转时钟设置。
有关设置时钟设置的更多信息，请参阅 Quartus II 手册卷 3 中的 TimeQuest 时序分析器 （PDF） 章节或 Classic Timing Analyzer （PDF） 一章。