说明
由于 Quartus® II 软件版本 13.1 及更早版本出现问题，您可能会看到在寄存器中实施的加载器，而不是被纳入 DSP 模块。当工具检测到通过 DSP 模块和加载器的循环时，系统便会发生这种情况。
解决方法
要解决此问题，在信号回路（从 DSP 输出到输入）上设置一个保留属性。这会妨碍循环的检测到。
Verilog HDL 示例
wire feedback_wire /*synthesis keep*/
VHDL 示例
signal feedback_wire : std_logic;
attribute keep: boolean;
attribute keep of feedback_wire: signal is true;