文章 ID: 000074576 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么Altera Soft LVDS IP 生成的奇数串行因子的"tx_coreclock"频率不正确?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 软 LVDS 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    您将观察获得的tx_coreclock是奇数串行因子预期tx_coreclock频率的一半。

    解决方法

    通过为tx_coreclock生成另一个 PLL 输出 (clk2) 来解决 RTL 修复问题。

    1. 编辑下一代Altera®Soft LVDS IP 后版本的以下文件

    • _sim/.v
    • /_002.v

     

    2. 通过在各自模块中添加 clk2 参数以及以下对上述文件所做的更改来编辑 PLL

    • module _002 (/_002.v)
    • module (_sim/.v)

     

    步骤 1:-在"defparam"部分添加 clk2

      lvds_tx_pll.clk2_divide_by = clk1_divide_by 值

      lvds_tx_pll.clk2_multiply_by = 2* clk1_multiply_by值

     lvds_tx_pll.clk2_phase_shift = clk1_phase_shift值

     

    步骤 2:- 评论tx_coreclock分配,并将生成的时钟 (clk2) 从 PLL 添加到 tx_coreclock,如图所示。

    tx_coreclock = slow_clock,

      tx_coreclock = wire_lvds_tx_pll_clk[2]

     

    这项工作已在英特尔 Quartus® Prime 标准版软件版本 16.0 版本中实施。

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