文章 ID: 000074415 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

Stratix 10 设备中的所有 SERDES 因素是否支持Altera LVDS IP 的时钟相位调整 (CPA) 模块?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • LVDS SERDES 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在以下条件下,支持 英特尔® Stratix® 10 设备中Altera® LVDS IP 的时钟相位调整 (CPA) 模块,适用于 Quartus® Prime Pro 17.1 版本的所有 SERDES 因素:

    • 使用外部 PLL 选项被关闭。
    • IP 核功能模式为 TX、RX 非 DPA 或 RX DPA-FIFO。
    • tx_outclock相移的倍数为 180°

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    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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