说明
当 C 计数器产生超过 512 的输出时钟频率时，将实施后期缩放计数器级联。如果您从 ALTPLL 英特尔® FPGA IP中生成 MIF/HEX，其中 C 计数器超过 512，则不支持级联 C 计数器。重新配置后，您可能会看到输出时钟频率不正确。
解决方法
在 ALTPLL 英特尔® FPGA IP 中 启用 Enter 输出时钟参数，并手动调整输出时钟参数。确保 C 计数器不超过 512 的值，并且在生成 MIF/HEX 文件之前，内部设置不会注入缩放后计数器级联，如 图 1 所示。
图 1。
作为替代方法，可通过全局时钟 （GCLK） 网络以正常或直接模式进行 PLL 级叠加，以达到所需的输出时钟频率。