说明
在将错误配置的 fPLL 输出时钟连接至收发器原生 PHY IP 配置的外部 PLL 模式时，Stratix® V 和 Arria® V 设备出现此错误。
错误消息：
错误：时钟分压器参数“data_rate”设置为节点上的“xxxx.x Mbps”的非法值，“native_phy_top：inst|altera_xcvr_native_sv：native_phy_top_inst|sv_xcvr_native：gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma：inst_sv_pma|sv_tx_pma：tx_pma.sv_tx_pma_inst|sv_tx_pma_ch：tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'。信息：“xxx.x Mbps”是一项法律价值
解决方法
应将 fPLL 配置为原生 PHY 数据速率的一半频率，以进行正确的操作。