文章 ID: 000074230 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 28 日

关键警告 （332168）：以下时钟传输不会产生时钟不确定性分配。如欲获得更准确的结果，应用时钟不确定性分配或使用derive_clock_uncertainty命令。

环境

  • 带有 UniPHY 英特尔® FPGA IP 的 DDR3 SDRAM 控制器
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    编译基于 UniPHY 的内存控制器 IP 时，您可能会在 fitter 阶段看到上述关键警告。

    解决方法

    您可以安全地忽略此关键警告消息。

    相关产品

    本文适用于 1 产品

    Stratix® III FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。