文章 ID: 000074224 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

为什么我会在基于 UniPHY 的 DDR3、DDR2、QDRII/或 RLDRAM II 内存控制器设计中看到时序违规并忽略时钟限制警告消息?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

基于 UniPHY 的 DDR3、DDR2、QDRII/和 RLDRAM II 内存控制器 IP 生成的 SDC 时序限制文件存在一个已知问题。此 SDC 文件中使用的 create_generated_clock 限制与 derive_pll_clocks 函数调用不兼容。如果您的设计包含另一个用于利用derive_pll_clocks 功能的 SDC 文件,TimeQuest 可能会忽略 UniPHY PLL 时钟限制,并导致内存接口时序违规。

此问题会影响所有设计,使用基于 UniPHY 的内存控制器 IP 来自 Quartus® II 软件版本 10.0 SP1 和更早版本。要解决这些版本的 Quartus® II 软件中的问题,请确保首先从 UniPHY IP 生成的 SDC(在设计中的任何其他 SDC 文件之前)采购。这可确保 QIP 文件是"将文件添加到项目"设置窗口和/或 QSF 文件中引用的第一个设计文件。

Quartus® II 软件 10.1 版解决了此问题。重新生成 UniPHY IP 实例来解决 SDC 兼容性问题。

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