文章 ID: 000074150 内容类型: 故障排除 上次审核日期: 2020 年 06 月 29 日

为什么 DCFIFO IP 在显示预显示输出中输出错误数据,还是由 英特尔® Stratix® 10 设备中 aclr 重置后的第一次读取操作?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 英特尔® Stratix® 10 设备中 DCFIFO IP 的性质,在显示预输出 或由 aclr 重置之后的第一次读取操作中可能会观察到错误的数据。 此症状仅在赛车状况发生在 aclr 分解和 rdclk 新兴边缘之间时观察到。

    解决方法

    使用 Add 电路将 aclr 输入与 FIFO 参数编辑器的“rdclk”选项同步 ,或将 READ_ACLR_SYNCH 参数设置为 ON。

    另请参阅 《英特尔® Stratix® 10 嵌入式内存用户指南》版本 2020.11.13 或更高版本的 FIFO 同步清除和异步清除效果

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    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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