文章 ID: 000074096 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我的收发器重新配置控制器超级功能生成 Verilog HDL 警告?

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® II 软件版本 12.1 及更高版本出现问题,在编译包含 Stratix® V 收发器重新配置控制器宏功能的设计时,分析和合成过程中可能会看到以下警告:

    Warning (10268): Verilog HDL information at alt_xcvr_reconfig_soc.sv(169): always construct contains both blocking and non-blocking assignments
    Warning (10268): Verilog HDL information at alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302): always construct contains both blocking and non-blocking assignments
    解决方法

    可以忽略这些警告。如果您希望避免警告,编辑 MegaWi™ 插件管理器生成的文件,以将阻止分配更改为在所示线路号上不阻止分配。

    例如,该行

    mgmt_ram_offset = {RAM_BITS{1\'b0}};

    应更改为

    mgmt_ram_offset

    还有一行

    ctrl_wdata = save_ctrl_reg13;

    应更改为

    ctrl_wdata

    此问题计划在 Quartus II 软件的未来版本中解决。

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