文章 ID: 000073951 内容类型: 故障排除 上次审核日期: 2021 年 08 月 12 日

为什么Cyclone® V HPS EMAC emac*_tx_clk的时钟频率导出到在时序分析中显示为 100Mhz 的FPGA结构?

环境

  • 英特尔® Quartus® Prime 标准版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime Starndard Edition Software 20.1 及更早版本出现问题,在启用 HPS EMAC 并将其路由到Cyclone® V SoC 中FPGA时,可以发现 GMII 时钟频率为 100 Mhz。

    解决方法

    为解决Cyclone® V SoC HPS 中的这一问题,您需要在 cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc 中将 emac*_tx_clk的期限从 10n 纠正为 8n。

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    Cyclone® V FPGA 和 SoC FPGA

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