文章 ID: 000073868 内容类型: 故障排除 上次审核日期: 2021 年 07 月 23 日

为什么 IOPLL 输出时钟在使用英特尔 Agilex 7 FPGA®时钟和 PLL 用户指南中的第 18 表以下高级模式重新配置时,无法按预期运行?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

由于英特尔 Agilex® 7 FPGA 时钟和 PLL 用户指南 (UG-20216) 版本 2021.06.21 出现问题,表 18 中 C1-C7 计数器的地址图是不正确的。

因此,如果按照表 18 中的地址映射,IOPLL 输出时钟将无法按照预期输出正确的时钟。

 

 

解决方法

要解决此问题,请按照以下表格中所示的地址设置和 C Counter Mapping。

输出时钟

C 计数器

高数量

低计数

旁路启用

Odd Divison

超频0

C1

00011111

00100010

00100000

00100001

超频1

C2

00100011

00100110

00100100

00100101

超频2

C3

00100111

00101010

00101000

00101001

超频3

C4

00101011

00101110

00101100

00101101

超频4

C5

00101111

00110010

00110000

00110001

超频5

C6

00110011

00110110

00110100

00110101

超频6

C7

00110111

00111010

00111000

00111001

此问题从 英特尔 Agilex 7 FPGA® 时钟和 PLL 用户指南版本 2022.11.09 版本开始修复。

相关产品

本文适用于 1 产品

英特尔® Agilex™ 7 FPGA 和 SoC FPGA

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。