文章 ID: 000073703 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么在为一些包含 PLL 的 Verilog 设计编译 Synplify 或 Synplify Pro 版本 7.5 VQM 网络列表时,Quartus® II 软件出现错误?

环境

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    合成 MegaWitusd®生成的 PLL 实例化时,Synplify 和 Synplify Pro 版本 7.5 会导致 Quartus II 软件生成的以下类型的错误:

     

    错误:无法为Altpll 实例化 实例名称>|pll 实施时钟乘法和时钟分分参数值
    错误:PLL altpll 实例化>:altpll_component|altpll:实例名称>|pll 不需要参数时钟切换
    错误:无法实施 PLL,因为没有满足要求时钟合成要求的时钟合成的 M 和预除分器 N 的组合满足 VCO 和 PFD 范围

    Synplicity 技术支持部门现在可以提供此问题的变通办法,并且问题计划在以后的版本中解决。如果遇到这个问题,请直接通过 Synplicity Support 站点 中列出的方法之一联系 Synplicity 技术支持,以获取变通办法。

    第 3 页的 Synplify 7.5 版本说明介绍了Stratix® 设计的正向注释 PLL 限制,有助于 Synplify 软件优化设计以获得更好的时序性能。但是,这可能会导致 Verilog HDL 中的 PLL 实例化上述错误。这不是 VHDL 中 PLL 实例化的问题。

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