英特尔® Quartus® Prime 设计软件 - 支持中心

欢迎来到英特尔® Quartus® Prime 设计软件支持中心。

英特尔® Quartus® Prime 设计软件套件包含从构思到推出英特尔® FPGA 解决方案所需的全部软件设计工具。本网页的主题将帮助您了解英特尔® Quartus® Prime 软件的全部特性。请选择您感兴趣的区域,并导航至您在英特尔® Quartus® Prime 设计流程中所需的具体资源。

英特尔® Quartus® Prime 软件包含您定义、仿真、实施和调试 FPGA 设计所需的全部软件工具。开始时,请点击下方按钮下载与授权软件,并获取快速入门指南。然后查看英特尔® Quartus® Prime 软件提供的培训资料,包括简短的在线教程和全日制引导式课程。

标准版和专业版有何不同?

在“入门”章节,我们列出了可帮助您入门的基本资料,包括快速入门指南、基本文档链接,以及在线和引导式培训课程链接。

英特尔® Quartus® Prime 软件用户指南

英特尔® Quartus® Prime 专业版用户指南:

英特尔® Quartus® Prime 标准版用户指南:

英特尔提供多种类型的培训,包括在线培训和面对面培训,可帮助您快速了解英特尔® Quartus® Prime 设计流程。以下培训课程推荐可以帮助您快速入门。

英特尔® Quartus® Prime 软件培训

课程名称

类型时长课程编号
使用 Quartus® Prime 软件:简介在线81 分钟ODSW1100
Quartus® Prime 软件:基础(标准版)
在线8 小时ODSW1110
Quartus® Prime 软件:基础(专业版)
在线8 小时ODSW1110PRO
英特尔® Quartus® Prime 软件:面向高端设计的专业版特性引导式 / 虚拟课程8 小时IPRO
英特尔® Quartus® Prime 软件:基础引导式 / 虚拟课程8 小时IDSW110

还提供更多其他培训课程。完整课程列表请访问英特尔® FPGA 培训页面。

I/O 布局在 FPGA 设计早期阶段进行,以确保其在目标设备中的顺利布局,并符合专用的引脚和时序限制。英特尔® Quartus® Prime 专业版软件提供两套工具来管理复杂的流程,以满足 I/O 布局的诸多限制。 

工具 I/O 布局任务 如何访问 
Interface Planner规划接口和设备外设 工具 > Interface Planner 
Pin Planner编辑、验证或导出引脚分配 分配 > Pin Planner 

Interface Planner 能够管理多个模块的集成并降低复杂性,这些模块在引脚分配方面有硬性要求(例如 PCI Express*、DDR 和锁相环 (PLL) 知识产权 (IP) 核)。Interface Planner 与英特尔® Quartus® Prime Fitter 动态交互,以在您进行布局期间验证布局的合法性。您可以使用交互式报告评估不同的平面布置图,以达到最佳布局效果。

Pin Planner 是一种低级别引脚分配工具。使用该工具手动布局 I/O 引脚并指定转换速率和驱动强度。

I/O 布局 - 培训课程

课程类型时长课程编号
使用蓝图轻松快速地执行 I/O 系统设计免费,在线40 分钟OBLUEINTRO

I/O 布局 - 其他资源

I/O 布局需考虑多个方面的因素,尤其是在涉及高速 I/O 或特定协议的情况下。如欲了解更多有关 I/O 管理和主板开发支持的信息,请访问 I/O 管理、主板开发支持和信号完整性分析资源中心网页。

您可以使用多种设计输入方法来表达设计:

  • 使用硬件描述语言 (HDL)
    • Verilog 
    • SystemVerilog 
    • VHDL 
  • Platform Designer — 采用结构化方式连接复杂模块的图形输入工具
  • 其他高级别输入方法 

知识产权

除了直接设计输入外,英特尔® FPGA 还支持大量专为在英特尔® FPGA 中使用而设计的知识产权 (IP)。 

英特尔提供多种 HDL 培训课程,包括免费在线概述和全日制引导式课程。

课程类型时长课程编号
Verilog HDL 简介
8 小时
引导式
IHDL120
VHDL 简介
8 小时
引导式
IHDL110
Verilog HDL 基本知识
50 分钟
在线,免费OHDL1120
VHDL 基本知识
92 分钟
在线,免费OHDL1110
高级 Verilog HDL 设计技术
8 小时
引导式 
IHDL230
高级 VHDL 设计技术
8 小时
引导式 
IHDL240
采用 Quartus® II 软件的 SystemVerilog
38 分钟
在线,免费
OHDL1125

英特尔® Quartus® Prime 软件提供多种模板,可通用于各种逻辑元件,比如寄存器、指定信号分配、并发信号分配和子程序调用。模板适用于 Verilog、SystemVerilog 和 VHDL。

如果您不确定哪种方法最适合编写特定函数以保证准确实施,可以参考这些模板。《设计建议用户指南》的“通过提供的模板插入 HDL 代码 ”一节详细介绍了这些模板系统。

英特尔® FPGA 支持大量专为在英特尔® FPGA 中使用而设计的知识产权 (IP)。每项 IP 都包含一个仿真模型,用于在设备实施之前验证设计。请访问以下链接,了解英特尔® Quartus® Prime 软件中的可用 IP 核与 IP 生态系统信息。

知识产权资源

资源描述
英特尔® FPGA IP 产品组合英特尔® FPGA IP 产品组合概述
英特尔® FPGA IP 核简介IP 目录和参数编辑器如何管理英特尔® Quartus® Prime 软件中的 IP 核
英特尔® FPGA IP Finder英特尔® FPGA IP 核完整列表

Platform Designer 是一种图形系统集成工具,可帮助您快速集成包含复杂组件的系统。

您可以使用标准化互连框架(Avalon® 或 AMBA* AXI*),通过第三方、自己公司的 IP 或待定的黑箱模块集成知识产权。所有英特尔® FPGA IP 核均符合 Platform Designer 接口规范。

Platform Designer 可在 FPGA 设计的其他阶段生成用于实例化的 HDL。

Platform Designer 文档

资源描述
使用 Platform Designer 创建系统
关于使用 Platform Designer 的基本知识
创建 Platform Designer 组件
如何集成用于 Platform Designer 的知识产权 (IP) 组件
Platform Designer 互连
详细介绍 Avalon® 和 AMBA* AXI* 互联标准中可用的内存映射和流处理接口
优化 Platform Designer 系统性能
优化管道并处理 Platform Designer 系统中的总线仲裁
组件接口 Tcl 参考应用编程接口 (API) 参考,用于将 IP 集成至 Platform Designer 系统
Platform Designer 系统设计组件
Platform Designer 中可用的互连组件介绍

Platform Designer(原 Qsys)培训课程

课程时长类型课程编号
借助 Qsys 创建系统设计
37 分钟
免费,在线
OQSYSCREATE
Qsys 入门
26 分钟
免费,在线OQSYS1000
Platform Designer 系统集成工具简介
8 小时
引导式
IQSYS101
借助 Qsys Pro 实施系统设计
42 分钟
免费,在线
OQSYSPRO
使用 Qsys 进行高级系统设计:组件和系统仿真
28 分钟
免费,在线
OAQSYSSIM
使用 Qsys 进行高级系统设计:Qsys 系统优化
32 分钟
免费,在线
OAQSYSOPT
使用 Qsys 进行高级系统设计:借助系统控制台进行系统验证
25 分钟
免费,在线
OAQSYSSYSCON
使用 Qsys 进行高级系统设计:利用 Qsys 设计中的层级结构
22 分钟
免费,在线
OAQSYSHIER
高级 Qsys 系统集成工具使用方法
8 小时
引导式
IQSYS102
使用 Avalon® 和 AXI* 接口进行自定义 IP 开发
113 分钟
免费,在线
OQSYS3000

Platform Designer 设计示例

资源描述
Platform Designer - 设计示例Platform Designer 中实施的可下载内存测试器设计示例。
AXI* 内存设计示例简单 Verilog 定制内存组件上的 AMBA* AXI*-3 从站接口
BFM 仿真示例:连接 FPGA 内核的 HPS AXI* 桥接口连接 FPGA AXI* 桥的硬处理器系统 (HPS) 接口 (h2f)

Avalon® 验证 IP 套件用户指南 (PDF)
设计文件 (.zip)

总线功能模型 (BFM) 使用 Avalon® 接口验证 IP 核

Mentor Graphics* AXI* 验证 IP 套件 (PDF)

BFM 使用 AMBA* AXI* 接口验证 IP 核

白皮书

资源描述
对比用于实施 FPGA 的 IP 集成方法探讨复杂 FPGA 器件中的互连挑战
将片上网络架构的优势应用于 FPGA 系统设计 介绍英特尔® FPGA 系统设计过程中片上网络 (NoC) 架构的优势。

英特尔® Quartus® Prime 软件可在支持的 EDA 仿真器中进行 RTL 和门级设计仿真。

仿真流程包括:

  • 设置仿真器运行环境
  • 编译仿真模型库
  • 运行仿真

英特尔® Quartus® Prime 软件支持使用脚本化仿真流程,以在您喜欢的仿真环境中自动运行仿真流程。 

在英特尔® Quartus® Prime 标准版软件中,您可以选择使用 NativeLink 工具流来自动启动您所选择的仿真器。

《英特尔® Quartus® 软件用户指南 | 手册》的“仿真英特尔® FPGA 设计”(专业版 | 标准版)一节

  • 介绍了如何将 HDL 仿真器集成至英特尔® Quartus® 软件工具流

使用 Platform Designer 配置 IP 核和系统时,将为支持的 EDA 仿真器生成仿真环境设置脚本。

创建多个 Platform Designer 系统时,应运行 "Generate Simulator Setup Script for IP”,以在 Platform Designer 中创建适用于系统的组合脚本。 

可以将生成的 IP 核仿真脚本与控制整个设计仿真过程的顶层仿真脚本相结合。运行 ip-setup-simulation 后,可使用以下信息复制模板部分,并进行相应修改以用于新的顶层脚本文件。

您还可以观看以下视频,获取相关仿真设置指南。

仿真资源

资源类型描述
仿真英特尔® FPGA 设计(英特尔® Quartus® Prime 专业版)《英特尔® Quartus® Prime 专业版用户指南》中的一节英特尔® Quartus® Prime 专业版软件的主要文档
仿真英特尔® FPGA 设计(英特尔® Quartus® Prime 标准版)
英特尔® Quartus® Prime 标准版手册
英特尔® Quartus® Prime 标准版软件的主要文档
使用 Altera-ModelSim* 仿真工具生成测试台
演示视频 
仿真 Nios® II 处理器设计
演示视频
 
如何仿真主动串行内存接口模块
演示视频
 
借助 Arria® 10 在 ModelSim* 16.1 中生成 PHYLite 示例设计仿真
演示视频
 
如何仿真 Cyclone® V 8b10b IP 字节排序
演示视频
 
使用厂商内存模型仿真 Arria® 10 RLDRAM3
演示视频
 
Ping Pong PHY DDR3 仿真
演示视频
 
SoC HPS DDR3 内核仿真
演示视频
 
使用 Qsys 进行高级系统设计:组件和系统仿真
免费在线培训28 分钟在线课程 (OAQSYSSIM)
使用第三方 EDA 仿真器仿真设计(传统课程)
免费在线培训
35 分钟在线课程 (ODSW1122)

英特尔® Quartus® Prime 标准版软件支持以下 EDA 仿真器:

  • Aldec Active-HDL
  • Aldec Riviera-PRO
  • Cadence Incisive Enterprise
  • Mentor Graphics* ModelSim* - 英特尔 FPGA(与英特尔® Quartus® Prime 软件捆绑)
  • Mentor Graphics* ModelSim* - PE
  • Mentor Graphics* ModelSim* - SE
  • Mentor Graphics* QuestaSim
  • Synopsys* VCS 和 VCS MX

《英特尔 Quartus Prime 专业版用户指南:第三方仿真》中的“仿真英特尔 FPGA 设计”一节介绍了如何将 HDL 仿真器集成至英特尔® Quartus® 软件工具流。

英特尔® Quartus® 软件设计流程中的逻辑合成阶段可提取寄存器传输级 (RTL) 代码并创建低级别基元网络列表(后期合成网络列表)。然后,后期合成网络列表将被用作 Fitter 的输入,Fitter 将对设计进行布局布线。

英特尔® Quartus® Prime 和 Quartus® II 软件包含高级集成的合成和接口,以及其他第三方合成工具。该软件还提供原理图网络列表浏览器,支持您分析设计结构并查看软件如何对设计进行解析。 

RTL 细化和技术映射之后可使用 Quartus® 网络列表浏览器查看合成结果。

合成文档

标题描述
Quartus Prime 集成合成英特尔® Quartus® Prime 软件集成的合成工具支持合成 VHDL、Verilog、SystemVerilog 和特定于 Altera 的传统设计输入语言。 
Synplify 支持英特尔® Quartus® Prime 软件工具流还支持 Synplicity Synplify 和 Synplify Pro 逻辑合成器。 
Mentor Graphics* Precision RTL 支持英特尔® Quartus® Prime 软件工具流还支持 Mentor Graphics* Precision RTL 合成器。 

合成培训和文档

标题描述
使用 Quartus Prime 软件:简介
(ODSW1100)

为您详细介绍 Quartus® Prime 软件设计的基本环境。您将了解基本的 FPGA 设计流程以及如何将 Quartus® Prime 软件应用于该流程。 

本在线课程时长 1.5 小时。

Quartus® Prime 软件设计系列:基础
(标准)(ODSW1110)

学习如何使用 Quartus® Prime 软件开发 FPGA 或 CPLD 设计,包括初始设计和设备编程。 

本在线课程时长 3.5 小时。

Quartus® Prime 软件设计系列:基础
(IDSW110)

 

创建新项目、输入设计文件、编译并配置设备,以查看设计在系统内的运行。使用时序分析器输入时序限制并分析设计。了解软件如何与用于合成和仿真的通用 EDA 工具进行交互。

本引导式课程时长 8 小时。

英特尔高级综合 (HLS) 工具提取用 C++ 编写的设计描述并生成针对英特尔® FPGA 优化的 RTL 代码。

如欲了解有关英特尔® HLS 编译器的更多信息,包括文档、示例和培训课程,请查看 HLS 支持页面

HLS 文档

文档描述
HLS 入门指南
介绍如何初始化高级综合编译器环境。还包含设计示例和教程,展示如何高效使用编译器。
HLS 用户指南
指导如何合成、验证和仿真英特尔® FPGA 产品的 IP 核
HLS 参考手册
介绍高级综合 (HLS) 组件设计流程,包括用于组件代码的命令选项和其他编程元素。
HLS 最佳实践指南
提供关于如何使用 HLS 编译器中的信息优化组件设计的技术和指南。

使用英特尔® Quartus® Prime 专业版软件时,Fitter 在单独可控制的阶段中运行;可以通过仅运行 fitter 流程中的相应阶段来单独优化各个阶段,从而进行迭代以优化该阶段。

Fitter 阶段

Fitter 阶段增量优化
规划

完成上一阶段后,可以运行后期规划时序分析,以验证时序限制并验证跨时钟时序窗口。查看布局和外设属性,并执行适合于英特尔® Arria® 10 FPGA 和英特尔® Cyclone® 10 FPGA 设计的时钟布局。
早期布局

完成上一阶段后,Chip Planner 可展示设计元件的初始高级布局。利用该信息制定平面布局决策。对于英特尔® Stratix® 10 FPGA 设计,还可以在运行该阶段后进行早期时钟布局。
布局

完成上一阶段后,验证编译报告中的资源和逻辑利用率,并检查 Chip Planner 中的设计元件布局。
路由

完成上一阶段后,在时序分析器中执行详细的设置并保留时序收敛,并通过 Chip Planner 查看布线堵塞。
重定时完成上一阶段后,检查 Fitter 报告中的重定时结果,并纠正会妨碍后续重定时优化的限制。

默认情况下,Fitter 贯穿于所有阶段。不过,您可以分析 Fitter 阶段的结果,以在运行下一阶段或运行完整编译之前,对设计进行评估。如欲了解关于如何使用 Fitter 阶段控制设计结果质量的更多信息,请参阅《编译器用户指南:英特尔® Quartus® Prime 专业版》中的“运行 Fitter”一节。

您可以指定多种设置来指导 Fitter 的工作程度(例如寄存组封装、寄存组复制与合并)以及整体工作程度。如欲了解有关 Fitter 设置的更多信息,请参阅《编译器用户指南:英特尔® Quartus® Prime 专业版》中的“Fitter 设置参考”一节中的介绍。

在英特尔® Quartus® Prime 标准版软件中,您可以指定多种设置来指导 Fitter 的工作程度(例如寄存组封装、寄存组复制与合并)以及整体工作程度。关于 Fitter 设置的完整列表,请访问编译器设置帮助页面

如欲了解更多有关 Fitter 设置的信息,请参阅 

  • 《英特尔® Quartus® Prime 标准版用户指南:编译器》中的“缩短编译时间”一节
  • 《英特尔® Quartus® Prime 标准版用户指南:设计优化》中的“时序收敛与优化”部分

时序分析器确定设计正常运行需满足的时序关系,并检查抵达时间和所需时间,以验证时序。

时序分析涉及多个基本概念:异构和同步弧、抵达时间和所需时间、设置和保留要求等。这些概念在《英特尔® Quartus® Prime 标准版用户指南:时序分析器》的“时序分析基本概念”章节中定义。

时序分析器应用您的时序限制,并根据 Fitter 将设计实施到目标设备的结果,确定时序延迟。 

时序分析器必须通过准确描述时序要求来操作,以时序限制的方式表示。《英特尔® Quartus® Prime 标准版用户指南:时序分析器》的“限制设计”一节介绍了如何将时序限制添加至 .sdc 文件,以供 Fitter 和时序分析器使用。

时序收敛是优化时序限制、调整用于合成和 Fitter 的参数,以及管理 fitter 种子变体的迭代过程。 

英特尔 Quartus Prime 时序分析器

英特尔® Quartus® Prime 软件中的时序分析器是一款强大的 ASIC 式时序分析工具,可使用行业标准的限制、分析和报告方法验证设计中所有逻辑的时序性能。 可通过图形用户界面或命令行界面驱动时序分析器为设计中的所有时序路径限制、分析和报告结果。

可参阅《英特尔® Quartus® Prime 标准版用户指南:时序分析器》的“运行时序分析器”一节获取完整的时序分析器用户指南。

如果您不了解时序分析,可参阅《英特尔® Quartus® Prime 标准版用户指南:时序分析器》的“新手推荐流程”一节。该章节介绍了使用基础限制的完整设计流程。

时序分析器培训课程

课程时长类型课程编号
英特尔 Quartus Prime 软件设计系列:时序分析
8 小时
引导式
IDSW120
基于 TimeQuest 的高级时序分析8 小时引导式IDSW125
时序分析器:时序分析简介15 分钟在线,免费ODSW1115
时序分析器:时序分析器 GUI31 分钟在线,免费ODSW1116
时序分析器:英特尔 Quartus Prime 集成与报告25 分钟在线,免费ODSW1117
时序分析器:所需的 SDC 限制34 分钟在线,免费ODSW1118
使用 TimeQuest 自定义报告执行时序收敛24 分钟在线,免费OTIM1100

如果时序分析器确定未满足时序规范,那么必须针对时序优化您的设计,直到消除偏差且符合时序规范。

时序收敛涉及多种可能的技术。最有效的技术因设计而异。《设计优化用户指南:英特尔 Quartus Prime 专业版》的“时序收敛和优化”一节提供了许多关于时序收敛流程的实用建议。

还有许多其他的培训课程可帮助您了解如何评估您的设计,以找到最合适的时序收敛技术。

时序收敛培训课程

课程时长类型课程编号
在英特尔® Quartus® Prime 专业版软件中进行基于增量模块的编译:时序收敛与技巧22 分钟在线,免费OIBBC102
面向时序收敛的设计评估55 分钟在线,免费ODSWTC02
面向时序收敛的最佳 HDL 设计实践61 分钟在线,免费OHDL1130
使用 TimeQuest 自定义报告执行时序收敛24 分钟在线,免费OTIM1100
基于 Quartus® II 软件的时序收敛8 小时引导式IDSW145

英特尔® Quartus® Prime 和 Quartus® II 软件包含许多卓越的特性,可帮助您对设计的区域和时序进行优化。本节将为您提供大量资源,帮助您获取设计优化技术和工具。

英特尔® Quartus® Prime 和 Quartus® II 软件提供物理合成网络列表优化,对设计的优化程度远超标准编译流程。无论使用哪种合成工具,物理合成都有助于提升设计性能。

优化支持文档

标题描述
区域和时序优化这一用户指南章节介绍了如何在设计英特尔® 设备的过程中减少资源使用,缩短编译时间,以及提升时序性能。
分析和优化设计平面布局这一用户指南章节介绍了如何使用 Chip Planner 分析和优化您的设计布局。本章节还介绍了如何使用逻辑锁区域对布局进行控制。
使用 Chip Planner 执行工程变更管理这一用户指南章节介绍了如何使用 Chip Planner 对支持的设备实施工程变更命令 (ECO)。
网络列表优化和物理合成这一用户指南章节介绍了英特尔® Quartus® Prime 软件中的网络列表优化和物理合成如何帮助您调整设计的网络列表并提高设计结果的质量。
增量编译资源中心

本资源中心网页为您展示了如何使用增量编译缩短编译时间并在优化过程中保存结果。

设计优化培训课程

课程时长类型课程编号
使用英特尔® Quartus® Prime 专业版软件:Chip Planner29 分钟
在线,免费OPROCHIPPLAN
使用 Design Space Explorer 21 分钟在线,免费ODSE
使用 Timequest 自定义报告执行时序收敛24 分钟在线,免费OTIM1100
面向时序收敛的最佳 HDL 设计实践1 小时
在线,免费OHDL1130

英特尔® Quartus® Prime 软件提供大量支持直观展示设计的工具。这些工具可帮助您诊断设计中存在逻辑或物理效率低下方面问题的任何区域。

  • 您可以使用网络列表浏览器查看实施过程中不同设计阶段的原理图:合成之前,合成之后以及布局布线之后。这样可帮助您确认各个阶段的设计意图。
  • Design Partition Planner 可通过展示时序信息、相关连接密度和物理分区的布局,帮助您查看和调整设计的分区方案。您可以查找其他浏览器的分区,也可以修改或删除分区。
  • 借助 Chip Planner,您可以进行平面布局分配,执行功耗分析,并查看关键路径和布线拥堵。Design Partition Planner 和 Chip Planner 支持您更好地对设计进行分区和布局。
  • Design Space Explorer II (DSE) 可自动搜索设置,在设计中提供最佳结果。DSE 可发掘设计的设计空间、应用各种优化技巧,并对结果进行分析,以帮助您发现最适合设计的设置。

使用这些工具可帮助您优化设备的实施。

英特尔® Quartus® Prime 软件网络列表浏览器可提供强大、实用的方法来帮助您在各个阶段查看设计。使用其他设计视图时也可进行交叉探查:你可以选择一个项目,并在 Chip Planner 和 Design File Viewer 窗口中突出显示这个项目。

  • 细化层级结构和主要逻辑模块后,RTL Viewer 将显示合成器推断的逻辑和连接。进入仿真或其他验证流程之前,您可以使用 RTL Viewer 检查设计。
  • Technology Map Viewer (Post-Mapping) 可帮助您查找合成完成后、布局布线之前网络列表中的节点。 
  • Technology Map Viewer (Post-Fitting) 显示布局布线完成之后的网络列表。由于 fitter 可进行优化以满足物理优化期间的限制,因此该网络列表与 Post-Mapping 网络列表有所不同。

RTL Viewer 显示细化层级结构和主要功能模块之后合成工具推断的逻辑。

Technology Map Viewer 显示合成 ("post map view") 或布局布线 ("post fit view") 之后的逻辑。

网络列表和有限状态机浏览器

请观看以下视频中关于 Quartus® 软件网络列表浏览器和有限状态机浏览器的演示。

英特尔® Quartus® Prime 网络列表浏览器:可帮助您分析和调试设计的工具(第 1 部分)

英特尔® Quartus® Prime RTL Viewer 和状态机浏览器可帮助您在调试、优化和限制输入过程中轻松查看初始和完全映射的合成结果。

英特尔® Quartus® Prime 网络列表浏览器:可帮助您分析和调试设计的工具(第 2 部分)

英特尔® Quartus® Prime RTL Viewer 和状态机浏览器可帮助您在调试、优化和限制输入过程中轻松查看初始和完全映射的合成结果。

网络列表浏览器资源

资源描述
优化设计网络列表《英特尔® Quartus® Prime 标准版用户指南:设计优化》中的这一章节主要介绍了如何使用网络列表浏览器。

设计平面布局分析有助于在高度复杂的设计中收敛时序并确保最佳性能。英特尔® Quartus® Prime 软件中的 Chip Planner 可帮助您快速收敛设计中的时序。您可以使用 Chip Planner 和逻辑锁区域按照层级结构编译设计,并协助平面布局。您还可以使用分区保存单次编译运行后的布局布线结果。

您可以通过 Chip Planner 进行设计分析,并创建和优化设计平面布局。可使用 Pin Planner 进行 I/O 分配。

Chip Planner 资源

资源类型描述
分析和优化设计平面布局《设计优化用户指南:英特尔® Quartus® Prime 专业版》章节关于设计平面布局和 Chip Planner 的主要文档
Chip Planner 指导视频(第 1 部分,共 2 部分)E2E 视频Chip Planner 教程:交叉引用时序路径、扇入 (Fan-in)、扇出 (Fan-out)、布线延迟和时钟区域
Chip Planner 指导视频(第 2 部分,共 2 部分)E2E 视频
Chip Planner 教程:布线利用率、设计元件搜索和逻辑锁区域
使用英特尔 FPGA Quartus Chip Planner 和 Resource Property Editor 执行 ECO 更改(第 1 部分,共 3 部分)E2E 视频
使用 Chip Planner 执行后期微小的工程更改命令 (ECO) 更改
使用英特尔 FPGA Quartus Chip Planner 和 Resource Property Editor 执行 ECO 更改(第 2 部分,共 3 部分)
E2E 视频

使用 Chip Planner 执行后期微小的 ECO 更改
使用英特尔 FPGA Quartus Chip Planner 和 Resource Property Editor 执行 ECO 更改(第 3 部分,共 3 部分)
E2E 视频

使用 Chip Planner 执行后期微小的 ECO 更改
如何使用时序分析器和 Chip Planner 跟踪 CDR 恢复时钟从收发器通道到 I/O 引脚的本地布线E2E 视频Chip Planner 和时序分析器搭配使用示例

Design Space Explorer II (DSE) 支持您浏览用于设计编译的参数。

您可以使用 DSE 管理多种包含不同参数的编译,以找到最佳的参数组合,实现时序收敛。

Design Space Explorer II 资源

资源描述
优化 Design Space Explorer II入门用户指南:英特尔® Quartus® Prime 专业版
Design Space Explorer (DSE) 设计示例设计空间浏览示例
使用 Design Space Explorer (ODSE)免费在线培训,21 分钟

由于 FPGA 的性能、规模和复杂性正在不断增加,验证流程已成为 FPGA 设计周期中的关键部分。为了降低验证流程的复杂性,英特尔提供了各种片上调试工具。这些片上调试工具支持实时捕捉设计中的内部节点,以帮助您快速验证设计,无需使用测试台逻辑分析器、协议分析器等外部设备。这样可有效减少探测主板级信号所需的引脚数。关于如何使用调试产品组合中的所有工具,请参阅《调试工具用户指南:英特尔® Quartus® Prime 专业版》的“系统调试工具”一节。

外部内存接口工具包可帮助进行外部内存调试,详情请访问外部内存接口支持中心

收发器工具包可提供多种工具来验证收发器信号的质量和性能。有关该工具包的更多信息,请查看收发器工具包产品页面

片上调试培训课程

课程时长类型课程编号
SignalTap II 逻辑分析器:简介与入门
35 分钟在线,免费ODSW1164
SignalTap II 逻辑分析器:基本触发条件与配置
28 分钟
在线,免费
ODSW1171
SignalTap II 逻辑分析器:触发选项、编译和设备编程
28 分钟
在线,免费
ODSW1172
SignalTap II 逻辑分析器:数据采集与其他特性
30 分钟在线,免费
ODSW1173
Quartus® 软件调试工具8 小时引导式IDSW135
使用虚拟 JTAG 宏功能调试并与 FPGA 通信38 分钟在线,免费OVJTAG1110
调试 JTAG 链的完整性32 分钟在线,免费ODJTAG1110
Arria® 10 设备中的内存接口 IP 片上调试32 分钟在线,免费
OMEM1124
系统控制台
29 分钟在线,免费
OEMB1117
使用 Qsys 进行高级系统设计:借助系统控制台进行系统验证
25 分钟在线,免费
OAQSYSSYSCON

片上调试 - 其他资源

资源描述
Altera® Virtual JTAG (altera_virtual_jtag) IP 核用户指南 (PDF)

Altera_virtual_jtag 英特尔® FPGA IP 通过 JTAG 端口进行通信,支持您开发自定义调试解决方案。

AN 323:使用 SOPC Builder 系统中的 SignalTap II 嵌入式逻辑分析器 (PDF)

设计文件 (.zip)

使用 SignalTap 监测系统模块内部由 Platform Designer 生成的信号。


AN 446:使用 SignalTap II 逻辑分析器调试 Nios® II 系统 (PDF)该应用注释可检查 Nios® II 插件在 Signal Tap 逻辑分析器中的使用,并介绍该插件的功能、配置选项和使用模式。
AN 799:使用信号探测和快速重新编译快速调试英特尔® Arria® 10 设计获取内部信号,同时最大限度降低对设计的影响。

英特尔® Quartus® Prime 专业版设计软件提供了基于模块的设计流程。这些流程分为两种,分别为基于增量块的编译流程和设计块复用流程,可帮助不同地区的开发团队协作开展设计。

基于增量块的编译可保存或清空项目的某分区。它可与核心分区配合,无需额外的文件或平面布局。该分区可在源端、合成和最后快照处清空和保存。

设计块复用流程支持您通过创建、保存和导出分区,在不同项目中复用设计块。借助该特性,时序收敛模块可在不同团队间无缝切换。

基于模块的设计资源

快速重新编译支持您在可能的情况下重新使用之前的合成和 fitter 结果,无需重新处理未更改的设计模块。对设计稍作改动后,快速重新编译可缩短总体编译时间。快速重新编译支持基于 HDL 的功能 ECO 更改,并使您能够减少编译时间,同时保持未变更逻辑的性能。

快速重新编译 - 支持资源

资源描述
运行快速重新编译《英特尔® Quartus® Prime 专业版手册》卷 2 中的“快速重新编译”一节
AN 799:使用信号探测和快速重新编译迅速调试英特尔® Arria® 设计 (PDF) 该应用注释介绍快速重新编译如何缩短微小更改的编译时间

部分重配置(PR)支持您对 FPGA 的一部分进行动态重配置,其余的 FPGA 设计则继续正常进行。

你可以在设备某个区域创建多个角色,并在不影响角色外区域的操作的情况下,对该区域进行重配置。

关于部分重配置的更多信息请参阅部分重配置页面

英特尔® Quartus® Prime 和 Quartus® II 软件包含全面的脚本编辑支持,适用于命令行和工具命令语言 (Tcl) 脚本设计流程。软件设计流程各个阶段(比如合成、匹配和时序分析)的独立可执行文件包含执行通用设置和通用任务的选项。Tcl 脚本应用编程接口 (API) 包含从基本功能到高级功能的各种命令。 

命令行脚本编辑

您可以在批处理文件、shell 脚本、makefile 和其他脚本中使用英特尔® Quartus® Prime 或 Quartus® II 软件命令行可执行文件。例如,可使用以下命令编译现有项目:

        $ quartus_sh --flow compile

Tcl 脚本编辑

Tcl API 可用于完成以下任务:

  • 创建和管理项目
  • 执行分配
  • 编译设计
  • 提取报告数据
  • 执行时序分析

您可以首先参阅和了解 Quartus® II 软件 Tcl 示例网页中的部分示例。其他资源如下所示。

脚本编辑资源

资源描述
Quartus® II 脚本编辑参考手册介绍 Quartus® 软件命令行可执行文件以及 Quartus® 软件 shell 中的 Tcl 软件包和命令
Quartus® Prime 标准版设置文件参考手册介绍 Quartus® 软件设置文件 (.qsf) 中的参数设置。
命令行脚本编辑
英特尔® Quartus Prime 标准版用户指南中的一节。
Quartus® II Tcl 示例该网页提供多个实用的 Tcl 脚本示例。
命令行脚本编辑 (ODSW1197)在线培训介绍英特尔® Quartus® 软件的命令行脚本编辑功能(30 分钟)。
Tcl 简介 (ODSW1180)Tcl 脚本编辑语句简介。
Quartus® II 软件 Tcl 脚本编辑 (ODSW1190)Quartus® II 软件的 Tcl 脚本编辑功能。

OpenCL 和 OpenCL 标识是苹果公司的商标,需获得 Khronos 的许可方能使用。 

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