面向 PCI Express* 的英特尔® FPGA IP – 支持中心

欢迎来到面向 PCI Express* 的英特尔® FPGA 知识产权 (IP) 支持中心

支持中心将为您提供关于如何选择、设计和实施 PCIe 链路的详细信息。还将为您提供关于如何启动系统和调试 PCIe 链路的指南。本页面进行了分类,分别对应 PCIe 系统设计(从开始到结束)的整个流程。  

开启您的探索之旅!

从从以下页面获取面向 英特尔® Agilex™、英特尔 Stratix® 10、英特尔 Arria® 10 和英特尔 Cyclone® 10 器件的支持资源。关于其他器件的支持资源,请访问以下链接进行搜索:文档培训课程视频和网络直播设计示例知识库

请参考表 1 和表 2,了解针对英特尔® Stratix® 10、英特尔® Arria® 10 设备和英特尔 Cyclone® 10 设备的 PCIe* 支持。对比这三种设备,选择最适合的设备来实施您的 PCIe 系统。

如欲了解之前的设备家族,请访问英特尔 FPGA 概述页面具体的 FPGA 产品家族。

表 1 - 设备支持和加强型 PCIe IP 模块数量
设备产品家族 加强型 PCIe IP 模块数量 每通道 PCIe 速度

Gen1

(2.5 GTps)

Gen2

(5.0 GTps)

Gen3

(8.0 GTps)

英特尔® Stratix® 10 每台设备 1-4 个 check mark check mark check mark
英特尔® Arria® 10 每台设备 1-4 个 check mark check mark check mark
英特尔® Cyclone® 10 每台设备 1个 check mark check mark  

表 2 - 设备配置和特性支持

接口类型 Avalon-ST Avalon-MM Avalon-MM with DMA SR-IOV CvP / PRoP
设备/配置  
英特尔Agilex 端点 最高 Gen4 x16 最高 Gen4 x16 最高 Gen4 x16 可用 最高 Gen4 x16: CvP Init
根端口 最高 Gen4 x16 最高 Gen4 x16 - - -
英特尔 Stratix 10 端点 最高 Gen4 x16 最高 Gen4 x16 最高 Gen4 x16 可用 最高 Gen4 x16: CvP Init
根端口 最高 Gen4 x16 最高 Gen4 x16 - - -
英特尔 Arria 10 端点 最高 Gen3 x8 最高 Gen3 x4 Gen1 x8, Gen2 x4, Gen2 x8, Gen3 x2, Gen3 x4, Gen3 x8 可用 最高 Gen3 x8: CvP 和 PRoP
根端口 最高 Gen3 x8 最高 Gen3 x4 - - -
英特尔 Cyclone 10 GX 端点 最高 Gen2 x4 最高 Gen2 x4 Gen2 x4 - 最高 Gen2 x4: CvP 和 PRoP
Rootport 最高 Gen2 x4 最高 Gen2 x4 - - -
Stratix V 端点 最高 Gen3 x8 最高 Gen3 x4 Gen1 x8, Gen2 x4, Gen2 x8
Gen3 x2, Gen3 x4, Gen3 x8
可用 Gen1: CvP Init 和 CvP 更新
Gen2: CvP Init 和 CvP 更新
根端口 最高 Gen3 x8 最高 Gen3 x4 - - -
Arria V GZ 端点 最高 Gen3 x8 最高 Gen3 x4 Gen1 x8, Gen2 x4, Gen2 x8
Gen3 x2, Gen3 x4, Gen3 x8
- Gen1: CvP Init 和 CvP 更新
Gen2: CvP Init 和 CvP 更新
根端口 最高 Gen3 x8 最高 Gen3 x4 - - -
Arria V 端点 最高 Gen1 x8 和 Gen2 x4

最高 Gen1 x8 和

Gen2 x4 (no x2)

Gen1 x8, Gen2 x4 - 最高 Gen1 x8 和 Gen2 x4
Gen1: CvP Init 和 CvP 更新
Gen2: CvP Init
根端口 最高 Gen1 x8 和 Gen2 x4

最高 Gen1 x8 和

Gen2 x4 (no x2)

- - -
Cyclone V 端点 最高 Gen2 x4 最高 Gen2 x4 (no x2) Gen2 x4 - 最高 Gen2 x4
Gen1: CvP Init 和 CvP 更新
Gen2: CvP Init
根端口 最高 Gen2 x4 最高 Gen2 x4 (no x2) - - -
  • CvP –  通过协议配置
  • PRoP – 通过 PCI Express 部分重配置
  • SR-IOV – 单根 I/O 虚拟化
  • DMA – 直接内存访问

面向 PCIe* 的英特尔® Stratix® 10、英特尔® Arria® 10 和英特尔® Cyclone® 10 设备硬 IP

PCIe IP 解决方案包含英特尔技术领先的 PCIe 加强型协议堆栈,该堆栈包括交易与数据链路层以及加强型物理层,而后者又包括物理介质连接子层 (PMA) 和物理编码子层 (PCS)。英特尔 PCIe IP 还包括可选软逻辑模块,比如直接内存访问 (DMA) 引擎和单根 I/O 虚拟化 (SR-IOV)。如欲了解更多信息,请参考以下用户指南:

 

英特尔® Stratix® 10 设备用户指南 

 

英特尔® Arria® 10 和英特尔® Cyclone® 10 设备用户指南

 

面向 PCI Express 的 PHY 接口 (PIPE) 使用英特尔收发器原生 PHY IP 核

您还可以使用收发器原生 PHY IP 核仅实施 PCIe 的物理层,并将其与在 FPGA 结构中以软逻辑形式实施的其他协议层拼接在一起。这个软逻辑可以作为您自己的设计或第三方 IP。

更多有关收发器原生 PHY IP 核的信息敬请参阅以下用户指南中的相关 PIPE 章节:

英特尔® Stratix® 10 设备

英特尔® Arria® 10 设备

英特尔® Cyclone® 10 设备

标题 说明
通过协议配置 (CvP) 英特尔® Arria® 10 设备 了解如何使用 PCIe 协议配置您的英特尔® Arria® 10 设备
英特尔® Arria® 10 设备中的 PCIe Avalon®-MM Master DMA 参考设计(第 1 部分) 通过第 1 部分视频了解如何设置在面向 Linux* 和 Windows* 操作系统的英特尔® Arria® 10 设备中设置 PCIe Avalon® 内存映射 (Avalon®-MM) DMA 参考设计硬件。
英特尔® Arria® 10 设备中的 PCIe Avalon®-MM Master DMA 参考设计(第 2 部分) 通过第 2 部分视频了解如何设置在面向 Linux* 和 Windows* 操作系统的英特尔® Arria® 10 设备中设置 PCIe Avalon®-MM Master DMA 参考设计硬件。

其他技术

Intel, Quartus, Stratix, Cyclone and Arria 标识是英特尔® 或其子公司在美国和/或其他国家/地区的商标

OpenCL 和 OpenCL 标识是苹果公司的商标,需获得 Khronos 的许可方能使用