外部内存接口支持中心
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英特尔® Agilex® FPGA EMIF IP 概述
英特尔Stratix® 10、英特尔® Arria® 10和英特尔® Cylcone® 10 EMIF IP 用户指南 (原 EMIF 手册卷 1-3)
英特尔® Stratix® 10、英特尔Arria® 10和英特尔® Cylcone® 10 EMIF IP 设计示例用户指南
英特尔® Stratix® 10 MX HBM2 IP 用户指南
EMIF 设备选择器目前支持包含高带宽内存 (HBM2) 的英特尔® Stratix® 10 MX
根据您的内存要求，您可以使用以下两种工具选择英特尔® FPGA 器件：
| EMIF 设备选择器 | EMIF 规范估算器 | |
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| 特性 |
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| 器件支持 |
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| 资源 |
如欲了解各种内存知识产权 (IP)，请参阅以下在线培训课程：
| 培训课程 | 说明 |
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本课程介绍了各种可用的外部内存接口选项，以及面向英特尔 Stratix®10 和 Arria®10 FPGA 的架构和硬内存控制器功能 |
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本课程介绍了将高带宽内存集成到 Stratix® 10 MX FPGA 设备的优势、硬化 HBM 控制器的特性和选项以及如何生成 HBM2 IP |
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本课程介绍了硬化 HBM 控制器的特性和选项以及控制器和用户逻辑之间的 Arm AMBA 4 AXI 接口 |
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| SoC 硬件概述 | 本课程介绍了硬核处理器子系统 (HPS) SDRAM 和 AMBA AXI 桥架构的特性 |
| Hybrid Memory Cube 简介 | 本课程介绍了 Hybrid Memory Cube (HMC) 及其架构的特性 |
| 注释 |
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为验证您的设计将可实现系统级时序收敛，您应该编译 EMIF 设计，确保生成的报告不包含任何故障信息。具体而言，您需要验证报告 DDR 时序分析没有任何故障。
| EMIF 时序收敛指南 |
EMIF 时序收敛指南有关EMIF 时序路径和用于验证系统级时序收敛的 DDR 时序报告的详细信息。
如欲获取有关外部内存接口 (EMIF) 知识产权 (IP) 的信息，请参阅以下外部内存接口 IP 用户指南：
如欲了解关于外部内存接口 (EMIF) 知识产权 (IP) 参数的详细信息，请参见以下 EMIF IP 用户指南中的以下协议特定部分：
如欲获取关于生成 EMIF IP 和创建参考设计示例的分步说明，请参阅相应的外部内存接口 IP 设计示例用户指南和视频：
- 《英特尔® Stratix® 10 外部内存接口 IP 设计示例用户指南》
- 《英特尔® Arria® 10 外部内存接口 IP 设计示例用户指南》
- 英特尔® Arria® 10 设备 EMIF 示例设计生成视频
- 《英特尔® Cyclone® 10 外部内存接口 IP 设计示例用户指南》
注: 该视频也适用于英特尔® Stratix® 10 设备。
如欲将多个 EMIF IP 核集成至一个 Platform Designer（原 Qsys）系统，请参阅以下指南和视频提供的分布说明：
注: 设计指南也适用于英特尔® Stratix® 10 设备。
如欲了解关于如何实施各种内存 IP 的信息，请参见以下在线培训课程：
| 培训课程 | 说明 |
|---|---|
本课程介绍了如何生成和实施可访问 HBM2 的 FPGA 设计 |
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本课程介绍了如何生成和实施可以访问 Hybrid Memory Cube 设备的 FPGA 设计 |
如欲获取有关模拟外部内存接口 (EMIF) 知识产权 (IP) 的详细信息，请参阅 EMIF IP 用户指南中的以下章节：
- 英特尔® Stratix® 10 模拟内存 IP
- 英特尔® Stratix® 10 MX 模拟 HBM2 IP
- 英特尔® Arria® 10 模拟内存 IP
- 英特尔® Cyclone® 10 模拟内存 IP
如欲了解如何生成 EMIF 模拟设计示例和如何使用 ModelSim*- 英特尔® FPGA 模拟软件运行模拟，请参阅 EMIF IP 设计示例用户指南中的以下章节：
如欲了解关于如何验证 EMIF 设计的信息，请参见以下在线培训课程：
| 培训课程 | 说明 |
|---|---|
本课程介绍了如何通过模拟验证 EMIF 设计的功能以及如何实施时序分析 |
如欲获取详细的外部内存接口 (EMIF) 引脚信息，请参见以下 EMIF 知识产权 (IP) 用户指南中的以下协议特定部分：
如欲简化 I/O 布置，请参阅 Interface Planner，面向英特尔® Arria® 10 和英特尔® Stratix® 10 FPGA 的英特尔® Quartus® Prime 专业版软件提供了易于使用的拖放工具。观看以下视频，了解 Interface Planner 的使用方法和优势：
如欲了解有关用于资源位置分配的 Interface Planner 的更多信息，请参见以下在线培训课程：
| 培训课程 | 说明 |
|---|---|
本课程介绍了如何使用 Interface Planner 实施设计资源平面布置图 |
Ping Pong PHY 是什么?
Ping Pong PHY 支持两个内存接口共用地址和命令总线。该特性适用于 DDR3 和 DDR4 协议，以及 Stratix® V、英特尔® Arria® 10 和英特尔® Stratix® 10 FPGA。观看以下视频，了解 Ping Pong PHY 的概念、优势和模拟结果分析：
在哪里可以找到关于 PHYLite 的信息？
PHYLite IP 支持您创建面向英特尔® Arria® 10 和英特尔® Stratix® 10 FPGA 的自定义内存接口 PHY 模块。如欲获取关于 PHYLite IP 的详细信息，请参阅以下用户指南：
以下视频介绍了如何根据不同的 DQ/DQS 组大小为 PHYLite 适当分配引脚：
注：该视频也适用于英特尔® Stratix® 10 设备。
PHYLite IP 支持输入和输出缓冲区上许多不同的 I/O 标准和终端数值用于英特尔® Arria® 10 和英特尔® Stratix 10 FPGA。以下视频介绍了如何创建片上终端 (OCT) 模块并关联 PHYLite IP 中的终止 I/O 缓冲区。
如欲获取关于测量读写码间干扰 (ISI) 和串扰、安排命令、地址、控制和数据引脚以及 I/O 排布置限制的信息，请参阅以下指南：
注：《英特尔® Arria® 10 设备通道指南》也适用于英特尔® Stratix® 10 设备。
以下两种工具可用于计算主板偏斜和通道损耗：
| 主板偏斜参数工具 | 通道损耗计算工具 | |
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| 特性 |
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| 支持 |
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| 资源 |
如欲了解关于外部内存接口 (EMIF) 时序收敛的信息，请参见 EMIF 知识产权 (IP) 用户指南中的以下部分：
如欲了解关于调试外部内存接口 (EMIF) 知识产权 (IP) 的更多信息，请参见 EMIF IP 用户指南中的以下部分：
外部内存接口调试工具套件是用于调试的主要工具：
| EMIF 调试工具套件 | |
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| 特性 |
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| 支持 |
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| 可访问性 |
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如何使用 EMIF 调试工具套件？
以下用户指南分步说明了如何对多个内存接口进行菊花链连接，以兼容 EMIF 调试工具套件：
EMIF 调试工具套件中的读/写二维眼图特性针对每个数据引脚生成读写二维眼图。观看以下视频，了解 EMIF IP 生成流程中的重要基准电压参数，以及如何使用二维眼图特性：
流量生成器 2.0 支持您通过可定制流量和测试模式测试与调试外部内存接口。参考以下指南与视频，获得流量生成器 2.0 特性的详细使用方法：
驱动程序裕度微调特性支持您捕捉用户模式流量中每个引脚的读写裕度微调数据。观看以下视频，了解驱动程序裕度微调和校准裕度微调之间的差异，以及如何使用驱动程序裕度微调特性：
如欲了解关于如何调试 EMIF 设计的信息，请参见以下在线培训课程：
| 培训课程 | 说明 |
|---|---|
本课程介绍了如何使用 EMIF 工具包或片上调试工具包进行调试，如何使用 Traffic Generator 2.0 以及如何配置多个内存接口设计以实现与这些调试工具的兼容 |
如欲了解关于控制器性能和效率的更多信息，请参见外部内存接口 (EMIF) 知识产权 (IP) 用户指南中的以下部分：
有关 EMIF IP 支持特性的信息，请参考以下版本说明：
- 《英特尔® Arria® 10 设备外部内存接口 IP 核版本说明》
- 《英特尔® Stratix® 10 设备外部内存接口 IP 核版本说明》即将推出
如欲了解关于 EMIF IP 的当前和已知问题，请参阅以下知识库：
KDB
如欲了解关于外部内存接口 (EMIF) 知识产权 (IP) 的更多信息，请参见以下 EMIF IP 用户指南：