通过内置直接存储器访问功能加速FIR实例

有限冲击响应(FIR)滤波器是数字信号处理(DSP)系统常用的算法。在这一实例中,一个FIR滤波器被集成到含有Avalon®存储器映射(Avalon-MM)读和写主机的SOPC Builder组件中。读主机负责为滤波器提供输入数据,而写主机负责将滤波器响应写回到存储器中。由于滤波器具有Avalon主机功能,因此,您不需要使用单独的直接存储器访问(DMA)引擎来完成滤波操作。

当在软件中实现滤波器时,需要很多时钟周期才能完成一次输出计算。使用FPGA,可以同时进行所有这些操作,每一时钟周期计算完成一次输出。您可以在硬件中实现需要大量计算的复杂算法:

  • 提高了系统总体性能
  • 卸载Nios® II嵌入式处理器,这样它可以完成其他任务。
  • 减小设计总频率,以降低功耗。

编译软件时,您必须安装了Nios II嵌入式设计套装(EDS)。您可以免费下载它

虽然这一设计是进行滤波器操作,但是您可以重新使用加速器,变换自己的数据。只需要去掉含有FIR滤波器的变换模块,用自己的定制逻辑替代它即可。您还可以重用DMA控制软件。关于替代FIR滤波器的详细信息,请参考设计实例提供的transform.v文件。

硬件设计规范

  • Cyclone® II或者Stratix® II FPGA版Nios开发板
  • Nios II内核:Nios II/f,支持调试,4 KB I-cache,2 KB D-cache
  • SSRAM:2 MB
  • DDR SDRAM:32 MB
  • 时间戳定时器:10 us分辨率
  • JTAG UART
  • 相环(PLL)
  • 系统ID
  • 定制FIR硬件加速器,带有Avalon-MM主机。
  • 还支持Cyclone III版嵌入式系统开发套件(3C120),以及Cyclone III版Nios II嵌入式评估套件(3C25)。

硬件加速结果

在这一实例(图1)中,硬件加速器比在Nios II处理器中编译的等价FIR算法工作速度快500倍。

图1.通过内置DMA加速FIR结构图

Figure 1.  Accelerated FIR with Built-in Direct Memory Access Block Diagram

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使用这一设计实例

下载采用内置DMA加速FIR设计实例(.zip文件)

下载采用内置DMA加速FIR设计实例自述文件(.txt文件)

这一设计的使用在Altera硬件参考设计许可协议控制下,请遵循这些条款和条件。

.zip文件含有重建实例所需的全部硬件和软件文件,以及readme.txt文件。readme.txt文件含有重构设计的说明。

设计实例免责声明

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