VHDL:符号乘法器-累加器

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此示例介绍了 VHDL 中采用寄存 I/O 端口和同步负载输入的 8 位符号乘法器-累加器设计。合成工具能够检测 HDL 代码中的乘法器-累加器设计,并自动推断 altmult_accum 宏功能或在目标设备架构中映射逻辑到 DSP 模块。

图 1.符号乘法-累加器顶层图表。

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