作者 此示例介绍了 VHDL 中采用同步复位输入设计的 8 位计数器。 图 1.采用同步复位的计数器顶层图表。 下载本示例中使用的文件： 下载 count.zip 下载采用同步复位的计数器 README 文件 表 1.采用同步复位的计数器端口列表 端口名称 类型 描述 clk 输入 时钟输入 复位 输入 同步复位 enable 输入 计数支持 q[7:0] 输出 8 位计数器输出 查看全部 显示较少 相关链接 Quartus® II 手册中的推荐 HDL 编码风格一章 › 如何使用 VHDL 示例 ›